JPH0618262B2 - 半導体光検知素子 - Google Patents
半導体光検知素子Info
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- JPH0618262B2 JPH0618262B2 JP59067148A JP6714884A JPH0618262B2 JP H0618262 B2 JPH0618262 B2 JP H0618262B2 JP 59067148 A JP59067148 A JP 59067148A JP 6714884 A JP6714884 A JP 6714884A JP H0618262 B2 JPH0618262 B2 JP H0618262B2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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Description
【発明の詳細な説明】 ＜発明の技術分野＞ 本発明は各種画像処理分野におけるイメージセンサのう
ちの、特にバーコードリーダ，平面画像のパターン照合
等に用いて好適な半導体光検知素子に関するものであ
る。
ちの、特にバーコードリーダ，平面画像のパターン照合
等に用いて好適な半導体光検知素子に関するものであ
る。
＜発明の技術的背景とその問題点＞ 従来の半導体光検知素子（受光素子）は、一画面を構成
する画素列を一定方向に走査して光検知を行なう構成で
あるため、この光検知素子の光検知セル列の中に不良セ
ルが混在していても、このセル出力が誤った画像情報を
提供している事の識別を受光素子自身で行なうことが出
来なかった。
する画素列を一定方向に走査して光検知を行なう構成で
あるため、この光検知素子の光検知セル列の中に不良セ
ルが混在していても、このセル出力が誤った画像情報を
提供している事の識別を受光素子自身で行なうことが出
来なかった。
したがって、従来は一画面情報を遂次処理系に送出し
て、処理系において、全画素情報から信頼性の高い情報
を得るための最適化処理が必要であった。
て、処理系において、全画素情報から信頼性の高い情報
を得るための最適化処理が必要であった。
＜発明の目的＞ 本発明は上記従来の問題点を除去し、不良セルが混在し
ていても、特に外部における最適化処理系を必要とせず
に、一定の確度で正しいデータを得ることが出来る半導
体光検知素子を提供することを目的として成されたもの
であり、この目的を達成するため、本発明の半導体光検
知素子は、受光部の一画素単位ごとに複数の光電変換セ
ルを設けた第１の能動層と、上記光電変換セルごとの出
力信号を二値化及び増幅する信号処理回路を設けた第２
の能動層と、外部入力信号に基づいて上記信号処理回路
の出力信号を多数決論理により一画素情報に対応する二
値化データを得る選択論理回路を設けた第３の能動層と
を備え、上記第１、第２、及び第３の能動層を層間絶縁
膜を介し積層して三次元構造に成されている。
ていても、特に外部における最適化処理系を必要とせず
に、一定の確度で正しいデータを得ることが出来る半導
体光検知素子を提供することを目的として成されたもの
であり、この目的を達成するため、本発明の半導体光検
知素子は、受光部の一画素単位ごとに複数の光電変換セ
ルを設けた第１の能動層と、上記光電変換セルごとの出
力信号を二値化及び増幅する信号処理回路を設けた第２
の能動層と、外部入力信号に基づいて上記信号処理回路
の出力信号を多数決論理により一画素情報に対応する二
値化データを得る選択論理回路を設けた第３の能動層と
を備え、上記第１、第２、及び第３の能動層を層間絶縁
膜を介し積層して三次元構造に成されている。
また、本発明の実施例によれば、光電変換を行なう受光
部を最上層に有し、二値化処理部を中間層とし、上記の
二層を縦構造で接続した単位検知セルのうちの不良セル
を無視し、正常な画素データのみを与える冗長回路を最
下層に有する半導体光検知素子が提供される。
部を最上層に有し、二値化処理部を中間層とし、上記の
二層を縦構造で接続した単位検知セルのうちの不良セル
を無視し、正常な画素データのみを与える冗長回路を最
下層に有する半導体光検知素子が提供される。
＜発明の実施例＞ 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は本発明による一実施例として、三個の単位検知
セルを論理的に結合して一画素情報を得る場合の素子構
造の機能割り付けの対応を示す図である。
セルを論理的に結合して一画素情報を得る場合の素子構
造の機能割り付けの対応を示す図である。
第１図において、１１，１２及び１３はそれぞれ同一サ
イズの光導電膜を用いた受光部、１１′，１２′及び１
３′はそれぞれ二値化処理及び増幅部であり、上記受光
部１１，１２及び１３はそれぞれ上記二値化処理及び増
幅部１１′，１２′及び１３′の上部に積層されてい
る。また上記二値化処理及び増幅部１１′乃至１３′は
それぞれシリコン（Si）基板上で具現される選択論理部
１４の上部にＳＯＩ（Silicon on Insulator）構造で形
成実現される。
イズの光導電膜を用いた受光部、１１′，１２′及び１
３′はそれぞれ二値化処理及び増幅部であり、上記受光
部１１，１２及び１３はそれぞれ上記二値化処理及び増
幅部１１′，１２′及び１３′の上部に積層されてい
る。また上記二値化処理及び増幅部１１′乃至１３′は
それぞれシリコン（Si）基板上で具現される選択論理部
１４の上部にＳＯＩ（Silicon on Insulator）構造で形
成実現される。
選択論理部１４における選択論理として、多数決論理を
採用すれば、上記三個の検知セル１１〜１３の出力Ｖ１
〜Ｖ３に対し、＝“Low”で多数決論理値に対応する
出力Ｏが得られる。
採用すれば、上記三個の検知セル１１〜１３の出力Ｖ１
〜Ｖ３に対し、＝“Low”で多数決論理値に対応する
出力Ｏが得られる。
第２図は、多数決論理回路の一例を示すブロック図であ
る。
る。
第２図において、２１〜２３はそれぞれ上記第１図にお
ける受光部１１〜１３に対応した単位検知セルであり、
これらのセル２１〜２３の出力Ｖ１〜Ｖ３は論理回路部
２４に入力される。論理回路部２４はオアゲートＧ１〜
Ｇ３，ナンドゲートＧ４，インバータＩ１〜Ｉ２，アン
ドゲートＧ５〜Ｇ６及びノアゲートＧ７より構成されて
おり、入力端子２５の入力レベルが“High”または“Lo
w”に応じて多数決または少数決論理が選択されるよう
に構成されており、端子２６は高い信頼性で着目する一
画素化データを出力する。
ける受光部１１〜１３に対応した単位検知セルであり、
これらのセル２１〜２３の出力Ｖ１〜Ｖ３は論理回路部
２４に入力される。論理回路部２４はオアゲートＧ１〜
Ｇ３，ナンドゲートＧ４，インバータＩ１〜Ｉ２，アン
ドゲートＧ５〜Ｇ６及びノアゲートＧ７より構成されて
おり、入力端子２５の入力レベルが“High”または“Lo
w”に応じて多数決または少数決論理が選択されるよう
に構成されており、端子２６は高い信頼性で着目する一
画素化データを出力する。
第２図に示した論理回路部２４の真理値表を表１に示
す。
す。
上記表１において、検知セル出力Ｖ１〜Ｖ３の置換に対
して等価な入力信号の組み合せは省略されている。
して等価な入力信号の組み合せは省略されている。
第３図は入力信号Ｖ１〜Ｖ３及び出力信号Ｏの波形タイ
ミングを示したものである。
ミングを示したものである。
第３図に示す信号波形からも明らかなように＝“Ｏ”
の状態では多数決論理に従い、入力信号Ｖ１〜Ｖ３の立
ち上り及び立ち下りエッジの遅延バラツキが生じても、
二番目に遅いエッジによって出力Ｏが確定することにな
る。
の状態では多数決論理に従い、入力信号Ｖ１〜Ｖ３の立
ち上り及び立ち下りエッジの遅延バラツキが生じても、
二番目に遅いエッジによって出力Ｏが確定することにな
る。
更に、例えば検知セル出力Ｖ３の“High”レベル出力が
異常で、論理“１”状態を与えなくなった場合でも、検
知セル出力Ｖ１及びＶ２が正常である限り、選択論理出
力Ｏは正常なものとなる。
異常で、論理“１”状態を与えなくなった場合でも、検
知セル出力Ｖ１及びＶ２が正常である限り、選択論理出
力Ｏは正常なものとなる。
第４図は三個の単位検知セルから成る画素データ処理回
路の一例を示したものである。
路の一例を示したものである。
第４図において、４１，４２及び４３は各々単位検知セ
ルであり、ＩＴＯ（Indium Tin Oxide）透明電極とその
対向電極の間に光電導膜としてアモルファスシリコンが
積層されて受光部が第１の能動層として形成され、該受
光部の直下にＳＯＩ（Silicon on Insulator）構造のＰ
チャネルトランジスタ４３４，４３５及びＮチャネルト
ランジスタ４３６によって構成された二値化及び増幅処
理回路からなる第二の能動層が形成される。上記Ｐチャ
ネルトランジスタ４３４はプルアップトランジスタとし
て、またトランジスタ４３５及び４３６はセンスインバ
ータのトランジスタとして作用し、上記トランジスタ４
３４のゲート入力を接地することにより、光入力遮断時
にセンスインバータのトランジスタ４３５，４３６から
の出力が自動的にリセットされ、また電源投入時にも自
動的にリセットされることになる。
ルであり、ＩＴＯ（Indium Tin Oxide）透明電極とその
対向電極の間に光電導膜としてアモルファスシリコンが
積層されて受光部が第１の能動層として形成され、該受
光部の直下にＳＯＩ（Silicon on Insulator）構造のＰ
チャネルトランジスタ４３４，４３５及びＮチャネルト
ランジスタ４３６によって構成された二値化及び増幅処
理回路からなる第二の能動層が形成される。上記Ｐチャ
ネルトランジスタ４３４はプルアップトランジスタとし
て、またトランジスタ４３５及び４３６はセンスインバ
ータのトランジスタとして作用し、上記トランジスタ４
３４のゲート入力を接地することにより、光入力遮断時
にセンスインバータのトランジスタ４３５，４３６から
の出力が自動的にリセットされ、また電源投入時にも自
動的にリセットされることになる。
スイッチ４３０は光照射または遮断に対応してオンまた
はオフする光スイッチであり、４３１は光照射時の光電
導膜の光抵抗であり、４３２は光遮断時の暗抵抗であ
る。また４３３は透明電極とその対向電極による容量を
示したものであり、上記素子４３０〜４３３によって受
光部である第１の能電層が等価回路として示されてい
る。
はオフする光スイッチであり、４３１は光照射時の光電
導膜の光抵抗であり、４３２は光遮断時の暗抵抗であ
る。また４３３は透明電極とその対向電極による容量を
示したものであり、上記素子４３０〜４３３によって受
光部である第１の能電層が等価回路として示されてい
る。
上記第２の能動層の直下には４４に示す選択論理部が形
成され、該選択論理部４４はシリコン（Si）基板上のＮ
チャネルトランジスタで構成されている。
成され、該選択論理部４４はシリコン（Si）基板上のＮ
チャネルトランジスタで構成されている。
第４図における選択論理部４４において、入力端子４５
は多数決／少数決選択端子であり、出力端子４６は選択
された画素信号出力用端子である。またトランジスタ４
６１，４６２及び４６３はそれぞれ検知セル出力信号ラ
ッチ用の帰還トランジスタである。
は多数決／少数決選択端子であり、出力端子４６は選択
された画素信号出力用端子である。またトランジスタ４
６１，４６２及び４６３はそれぞれ検知セル出力信号ラ
ッチ用の帰還トランジスタである。
第５図は本発明の半導体光検知素子の一実施例における
素子構造の一断面を示す図である。
素子構造の一断面を示す図である。
第５図において、５０は光電導膜アモルファスシリコ
ン、５１はＩＴＯ（Indium Tin Oxide）透明電極、５２
は該ＩＴＯ透明電極に対向する金属電極、５３は第１の
能動層である受光部と第２の能動層である二値化処理部
とを電気的に絶縁する層間絶縁、５４はＮチャネルトラ
ンジスタを形成するゲートポリシリコン、５５はトラン
ジスタ領域を絶縁する素子分離、５６は第２の能動層で
ある二値化処理部と第３の能動層である選択論理部とを
絶縁する層間絶縁、５７はフィールド酸化絶縁膜、５８
は配線用ポリシリコン、５９はＰ型シリコン基板であ
り、該シリコン基板上に選択論理部４４が形成される。
ン、５１はＩＴＯ（Indium Tin Oxide）透明電極、５２
は該ＩＴＯ透明電極に対向する金属電極、５３は第１の
能動層である受光部と第２の能動層である二値化処理部
とを電気的に絶縁する層間絶縁、５４はＮチャネルトラ
ンジスタを形成するゲートポリシリコン、５５はトラン
ジスタ領域を絶縁する素子分離、５６は第２の能動層で
ある二値化処理部と第３の能動層である選択論理部とを
絶縁する層間絶縁、５７はフィールド酸化絶縁膜、５８
は配線用ポリシリコン、５９はＰ型シリコン基板であ
り、該シリコン基板上に選択論理部４４が形成される。
トランジスタ５４は上記した第４図中のトランジスタ４
３６に対応しており、ドレイン側スルーホールによって
配線用ポリシリコンと縦方向に接続される。
３６に対応しており、ドレイン側スルーホールによって
配線用ポリシリコンと縦方向に接続される。
以上のような構成により、一画面情報が同時に並行して
取り込めることになり、各応用分野毎に、例えばライン
センサ用かエリアセンサ用かに応じて、単位検知セルを
論理的に複数個結合することが物理的にも容易となる。
また、このことは同一機能を二次元構造の素子で実現す
る場合よりも、本発明の実施例の如く素子を構成する方
が、素子の底面積が格段に縮小され、かつ、最下層の冗
長論理回路部の規模及び中間層との垂直方向の電気的接
続を変更するだけで柔軟に対処することができる。
取り込めることになり、各応用分野毎に、例えばライン
センサ用かエリアセンサ用かに応じて、単位検知セルを
論理的に複数個結合することが物理的にも容易となる。
また、このことは同一機能を二次元構造の素子で実現す
る場合よりも、本発明の実施例の如く素子を構成する方
が、素子の底面積が格段に縮小され、かつ、最下層の冗
長論理回路部の規模及び中間層との垂直方向の電気的接
続を変更するだけで柔軟に対処することができる。
＜発明の効果＞ 以上のように本発明の半導体光検知素子は受光部の一画
素単位ごとに複数の光電変換セルを設けた第１の能動層
と、上記光電変換セルごとの出力信号を二値化及び増幅
する信号処理回路を設けた第２の能動層と、外部入力信
号に基づいて上記信号処理回路の出力信号を多数決論理
により一画素情報に対応する二値化データを得る選択論
理回路を設けた第３の能動層とを備え、上記第１、第
２、及び第３の能動層を層間絶縁膜を介し積層して三次
元構造に成されているため、一画面情報の同時並列取り
込みにおけるラッチタイミングのバラツキを吸収し、不
良セルが混在していても一定の確度で正しいデータを得
ることが出来る。通常、不良セルの混在する確率は1/2
以下であるため、全画素について多数決論理を選択して
も素子の信頼性は飛躍的に向上することになる。また三
次元構造化によってチップ底面積を大幅に縮小すること
が出来る。
素単位ごとに複数の光電変換セルを設けた第１の能動層
と、上記光電変換セルごとの出力信号を二値化及び増幅
する信号処理回路を設けた第２の能動層と、外部入力信
号に基づいて上記信号処理回路の出力信号を多数決論理
により一画素情報に対応する二値化データを得る選択論
理回路を設けた第３の能動層とを備え、上記第１、第
２、及び第３の能動層を層間絶縁膜を介し積層して三次
元構造に成されているため、一画面情報の同時並列取り
込みにおけるラッチタイミングのバラツキを吸収し、不
良セルが混在していても一定の確度で正しいデータを得
ることが出来る。通常、不良セルの混在する確率は1/2
以下であるため、全画素について多数決論理を選択して
も素子の信頼性は飛躍的に向上することになる。また三
次元構造化によってチップ底面積を大幅に縮小すること
が出来る。
第１図は本発明の一実施例の一画素に対応する検知セル
及び論理回路の機能割り付けの素子構造を示す図、第２
図は選択論理回路の一構成例を示すブロック図、第３図
は選択論理による入出力信号波形図、第４図は一画素処
理回路の一例を示す図、第５図は本発明の半導体光検知
素子の一実施例における素子構造の一断面を示す図であ
る。 １１，１２，１３……受光部、11′，12′，13′……二
値化処理部、１４……選択論理部、５０……光電導膜ア
モルファスシリコン、５４……ＳＯＩ上トランジスタゲ
ート、５９……Ｐ型シリコン基板。
及び論理回路の機能割り付けの素子構造を示す図、第２
図は選択論理回路の一構成例を示すブロック図、第３図
は選択論理による入出力信号波形図、第４図は一画素処
理回路の一例を示す図、第５図は本発明の半導体光検知
素子の一実施例における素子構造の一断面を示す図であ
る。 １１，１２，１３……受光部、11′，12′，13′……二
値化処理部、１４……選択論理部、５０……光電導膜ア
モルファスシリコン、５４……ＳＯＩ上トランジスタゲ
ート、５９……Ｐ型シリコン基板。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭51−32223（ＪＰ，Ａ) 特開 昭57−23257（ＪＰ，Ａ) 特開 昭57−106157（ＪＰ，Ａ) 特開 昭58−90724（ＪＰ，Ａ)
Claims (1)
- 【請求項１】受光部の一画素単位ごとに複数の光電変換
セルを設けた第１の能動層と、上記光電変換セルごとの
出力信号を二値化及び増幅する信号処理回路を設けた第
２の能動層と、外部入力信号に基づいて上記信号処理回
路の出力信号を多数決論理により一画素情報に対応する
二値化データを得る選択論理回路を設けた第３の能動層
とを備え、上記第１、第２、及び第３の能動層を層間絶
縁膜を介し積層して三次元構造に成されていることを特
徴とする半導体光検知素子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59067148A JPH0618262B2 (ja) | 1984-04-03 | 1984-04-03 | 半導体光検知素子 |
| US06/716,372 US4670765A (en) | 1984-04-02 | 1985-03-26 | Semiconductor photodetector element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59067148A JPH0618262B2 (ja) | 1984-04-03 | 1984-04-03 | 半導体光検知素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60210868A JPS60210868A (ja) | 1985-10-23 |
| JPH0618262B2 true JPH0618262B2 (ja) | 1994-03-09 |
Family
ID=13336527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59067148A Expired - Fee Related JPH0618262B2 (ja) | 1984-04-02 | 1984-04-03 | 半導体光検知素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0618262B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5739582B2 (ja) * | 1974-09-13 | 1982-08-21 | ||
| JPS5723257A (en) * | 1980-07-16 | 1982-02-06 | Mitsubishi Electric Corp | Multilayered semiconductor integrated circuit device |
| JPS5890724A (ja) * | 1981-11-25 | 1983-05-30 | Mitsubishi Electric Corp | 積層半導体装置の製造方法 |
-
1984
- 1984-04-03 JP JP59067148A patent/JPH0618262B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60210868A (ja) | 1985-10-23 |
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