JPS60210868A - 半導体光検知素子 - Google Patents
半導体光検知素子Info
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- JPS60210868A JPS60210868A JP59067148A JP6714884A JPS60210868A JP S60210868 A JPS60210868 A JP S60210868A JP 59067148 A JP59067148 A JP 59067148A JP 6714884 A JP6714884 A JP 6714884A JP S60210868 A JPS60210868 A JP S60210868A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈発明の技術分野〉
本発明は各種画像処理分野におけるイメージセンサのう
ちの、特にバーコードリーダ、平面画像のパターン照合
等に用いて好適な半導体光検知素子に関するものである
。
ちの、特にバーコードリーダ、平面画像のパターン照合
等に用いて好適な半導体光検知素子に関するものである
。
〈発明の技術的背景とその問題点〉
従来の半導体光検知素子（受光素子）は、一画面を構成
する画素列を一定方向に走査して光検知を行なう構成で
あるため、この光検知素子の光検知セル列の中に不良セ
ルが混在していても、このセル出力が誤った画像情報を
提供している事の識別を受光素子自身で行なうことが出
来なかった。
する画素列を一定方向に走査して光検知を行なう構成で
あるため、この光検知素子の光検知セル列の中に不良セ
ルが混在していても、このセル出力が誤った画像情報を
提供している事の識別を受光素子自身で行なうことが出
来なかった。
したがって、従来は一画面情報を遂次処理系に送出して
、処理系において、全画素情報から信頼性の高い情報を
得るための最適化処理が必要であった。
、処理系において、全画素情報から信頼性の高い情報を
得るための最適化処理が必要であった。
〈発明の目的〉
本発明は上記従来の問題点を除去し、不良セルが混在し
ていても、特に外部における最適化処理系を必要とせず
に、一定の確度で正しいデータを得ることが出来る半導
体光検知素子を提供することを目的として成されたもの
であり、この目的を達成するため一ノ本発明の半導体光
検知素子は、光電導膜によって光電変換する第１の能動
層と、二値化及び増幅のための信号処理回路を有する第
２の能動層と、複数個の光検知及び二値化セル中の不良
セルを無視して正しい画像情報を提供し得る冗長回路と
を三次元的ＳＱ ｌ （５ｉ１ｉｃｏｎ ０ｎＩｎｓｕ
ｌａｔ ｏ：ｒ＋＋ ）構造に成すレテイル。
ていても、特に外部における最適化処理系を必要とせず
に、一定の確度で正しいデータを得ることが出来る半導
体光検知素子を提供することを目的として成されたもの
であり、この目的を達成するため一ノ本発明の半導体光
検知素子は、光電導膜によって光電変換する第１の能動
層と、二値化及び増幅のための信号処理回路を有する第
２の能動層と、複数個の光検知及び二値化セル中の不良
セルを無視して正しい画像情報を提供し得る冗長回路と
を三次元的ＳＱ ｌ （５ｉ１ｉｃｏｎ ０ｎＩｎｓｕ
ｌａｔ ｏ：ｒ＋＋ ）構造に成すレテイル。
また、本発明の実施例によれば、光電変換を行なう受光
部を最上層に有し、二値化処理部を中間層とし、上記の
二層を縦構造で接続した単位検知セルのうちの不良セル
を無視し、正常な画素データのみを与える冗長回路を最
下層に有する半導体光検知素子が提供される。
部を最上層に有し、二値化処理部を中間層とし、上記の
二層を縦構造で接続した単位検知セルのうちの不良セル
を無視し、正常な画素データのみを与える冗長回路を最
下層に有する半導体光検知素子が提供される。
〈発明の実施例〉
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は本発明による一実施例として、三個の単位検知
セルを論理的に結合して一画素情報を得る場合の素子構
造の機能割り付けの対応を示す図である。
セルを論理的に結合して一画素情報を得る場合の素子構
造の機能割り付けの対応を示す図である。
第１図において、１１．１２及び１３はそれぞれ同一サ
イズの光導電膜を用いた受光部、１１′。
イズの光導電膜を用いた受光部、１１′。
１２′及び１３′はそれぞれ二値化処理及び増幅部であ
り、上記受光部１１．１２及び１３はそれぞれ上記二値
化処理及び増幅部１１’ 、 １２’及び１３’の上部
に積層されている。また上記二値化処理及び増幅部１１
’乃至１３’はそれぞれシリコン（Ｓｉ）基板上で具現
される選択論理部１４の上部に５ＯＩ（５ｉｌｉｃｏｎ
ｏｎ Ｉｎ５ｕｌａｔｏｒ ）構造で形成実現される
。
り、上記受光部１１．１２及び１３はそれぞれ上記二値
化処理及び増幅部１１’ 、 １２’及び１３’の上部
に積層されている。また上記二値化処理及び増幅部１１
’乃至１３’はそれぞれシリコン（Ｓｉ）基板上で具現
される選択論理部１４の上部に５ＯＩ（５ｉｌｉｃｏｎ
ｏｎ Ｉｎ５ｕｌａｔｏｒ ）構造で形成実現される
。
選択論理部１４における選択論理として、多数決論理を
採用すれば、上記三個の検知セル１１〜１３の出力ｖ１
〜ｖ８ に対し、Ｓ＝”Ｌｏｗ”で多数決論理値に対応
する出力Ｏが得られる。
採用すれば、上記三個の検知セル１１〜１３の出力ｖ１
〜ｖ８ に対し、Ｓ＝”Ｌｏｗ”で多数決論理値に対応
する出力Ｏが得られる。
第２図は、多数決論理回路の一例を示すブロック図であ
る。
る。
第２図において、２１〜２３はそれぞれ上記第１図にお
ける受光部１１〜１３に対応した単位検知セルであり、
これらのセル２１〜２３の出力ｖ１〜ｖ８ は論理回路
部２４に入力される。論理回路部２４はオアゲートＧ、
−ｃａ 、ナントゲートＧ４゜インバータＩ、 −Ｉ２
、アンドゲートＧ５〜Ｇ６及びノアゲー）Ｇ７より構
成されており、入力端子２５の入力レベルが’Ｈｉｇｈ
’または” Ｌｏｗ ’に応じて多数決または少数法論
理が選択されるように構成されており、端子２６は高い
信頼性で着目する一画素化データを出力する。
ける受光部１１〜１３に対応した単位検知セルであり、
これらのセル２１〜２３の出力ｖ１〜ｖ８ は論理回路
部２４に入力される。論理回路部２４はオアゲートＧ、
−ｃａ 、ナントゲートＧ４゜インバータＩ、 −Ｉ２
、アンドゲートＧ５〜Ｇ６及びノアゲー）Ｇ７より構
成されており、入力端子２５の入力レベルが’Ｈｉｇｈ
’または” Ｌｏｗ ’に応じて多数決または少数法論
理が選択されるように構成されており、端子２６は高い
信頼性で着目する一画素化データを出力する。
第２図に示した論理回路部２４の真理値表を表１に示す
。
。
表 １
上記表１において、検知セル出力ｖ１ 〜ｖ３ の置換
に対して等価な入力信号の組み合せは省略されている。
に対して等価な入力信号の組み合せは省略されている。
第８図は入力信号■１〜ｖ３及び出力信号Ｏの波形タイ
ミングを示したものである。
ミングを示したものである。
第３図に示す信号波形からも明らかなようにＳ−パ０”
の状態では多数決論理に従い、入力信号■１〜ｖ８の立
ち上り及び立ち下りエツジの遅延バラツキが生じても、
二番目に遅いエツジによりて出力Ｏが確定することにな
る。
の状態では多数決論理に従い、入力信号■１〜ｖ８の立
ち上り及び立ち下りエツジの遅延バラツキが生じても、
二番目に遅いエツジによりて出力Ｏが確定することにな
る。
更に、例えば検知セル出力ｖ３ の°’ Ｈｉｇｈ”レ
ベル出力が異常で、論理１１ ″状態を与えなくなった
場合でも、検知セル出力Ｖ 及びＶ２ が正常である限
り、選択論理出力０は正常なものとなる。
ベル出力が異常で、論理１１ ″状態を与えなくなった
場合でも、検知セル出力Ｖ 及びＶ２ が正常である限
り、選択論理出力０は正常なものとなる。
第４図は三個の単位検知セルから成る画素データ処理回
路の一例を示したものである。
路の一例を示したものである。
第４図において、４１，４２及び４３は各々単位検知セ
ルであり、Ｉ Ｔ Ｏ（Ｉｎｄｉｕｍ Ｔｉｎ ０ｘｉ
ｄｅ）透明電極とその対向電極の間に光電導膜としてア
モルファスシリコンが積層されて受光部が第１の能動層
として形成され、該受光部の直下に５ＯＩ（５ｉｌｉｃ
ｏｎ ｏｎ Ｉｎ５ｕｌａｔｏｒ ）構造のＰチャネル
トランジスタ４８４．４８５及びＮチャネルトランジス
タ４３６によって構成された二値化及び増幅処理回路か
らなる第二の能動層が形成される。
ルであり、Ｉ Ｔ Ｏ（Ｉｎｄｉｕｍ Ｔｉｎ ０ｘｉ
ｄｅ）透明電極とその対向電極の間に光電導膜としてア
モルファスシリコンが積層されて受光部が第１の能動層
として形成され、該受光部の直下に５ＯＩ（５ｉｌｉｃ
ｏｎ ｏｎ Ｉｎ５ｕｌａｔｏｒ ）構造のＰチャネル
トランジスタ４８４．４８５及びＮチャネルトランジス
タ４３６によって構成された二値化及び増幅処理回路か
らなる第二の能動層が形成される。
上記Ｐチャネルトランジスタ４３４はプルアップトラン
ジスタとして、またトランジスタ４３５及び４３６はセ
ンスインバータのトランジスタとして作用し、上記トラ
ンジスタ４３４のゲート大刀を接地することにより、光
大刀遮断時にセンスインバータのトランジスタ４３５．
４３６からの出力が自動的にリセットされ、また電源投
入時にも自動的にリセットされることになる。
ジスタとして、またトランジスタ４３５及び４３６はセ
ンスインバータのトランジスタとして作用し、上記トラ
ンジスタ４３４のゲート大刀を接地することにより、光
大刀遮断時にセンスインバータのトランジスタ４３５．
４３６からの出力が自動的にリセットされ、また電源投
入時にも自動的にリセットされることになる。
スイッチ４３０は光照射または遮断に対応してオンまた
はオフする光スィッチであり、４３１は光照射時の光電
導膜の光抵抗であり、４３２は光遮断時の暗抵抗である
。また４３３は透明電極とその対向電極による容量を示
したものであり、上記素子４３０〜４３３によって受光
部である第１の能電層が等価回路として示されている。
はオフする光スィッチであり、４３１は光照射時の光電
導膜の光抵抗であり、４３２は光遮断時の暗抵抗である
。また４３３は透明電極とその対向電極による容量を示
したものであり、上記素子４３０〜４３３によって受光
部である第１の能電層が等価回路として示されている。
上記第２の能動層の直下には４４に示す選択論理部が形
成され、該選択論理部４４はシリコン（Ｓｉ）基板上の
Ｎチャネルトランジスタで構成されている。
成され、該選択論理部４４はシリコン（Ｓｉ）基板上の
Ｎチャネルトランジスタで構成されている。
第４図における選択論理部４４において、入力端子４５
は多数決／少数状選択端子であり、出力端子４６は選択
された画素信号出力用端子である。
は多数決／少数状選択端子であり、出力端子４６は選択
された画素信号出力用端子である。
またトランジスタ４６１，４６２及び４６３はそれぞれ
検知セル出力信号ラッチ用の帰還トランジスタである。
検知セル出力信号ラッチ用の帰還トランジスタである。
第５図は本発明の半導体光検知素子の一実施例における
素子構造の一断面を示す図である。
素子構造の一断面を示す図である。
第５図において、５０は光電導膜アモルファスシリコン
、５１はＩ Ｔ Ｏ（Ｉｎｄｉｕｍ Ｔｉｎ ０ｘｉｄ
ｅ）透明電極、５２は該ＩＴＯ透明電極に対向する金属
電極、５３は第１の能動層である受光部と第２の能動層
である二値化処理部とを電気的に絶縁する層間絶縁、５
４はＮチャネルトランジスタを形成するゲートポリシリ
コン、５５はトランジスタ領域を絶縁する素子分離、５
６は第２の能動層である二値化処理部と第８の能動層で
ある選択論理部とを絶縁する層間絶縁、５７はフィール
ド酸化絶縁膜、５８は配線用ポリシリコン、５９はＰ型
シリコン基板であり、該シリコン基板上に選択論理部４
４が形成される。
、５１はＩ Ｔ Ｏ（Ｉｎｄｉｕｍ Ｔｉｎ ０ｘｉｄ
ｅ）透明電極、５２は該ＩＴＯ透明電極に対向する金属
電極、５３は第１の能動層である受光部と第２の能動層
である二値化処理部とを電気的に絶縁する層間絶縁、５
４はＮチャネルトランジスタを形成するゲートポリシリ
コン、５５はトランジスタ領域を絶縁する素子分離、５
６は第２の能動層である二値化処理部と第８の能動層で
ある選択論理部とを絶縁する層間絶縁、５７はフィール
ド酸化絶縁膜、５８は配線用ポリシリコン、５９はＰ型
シリコン基板であり、該シリコン基板上に選択論理部４
４が形成される。
トランジスタ５４は上記した第４図中のトランジスタ４
３６に対応しており、ドレイン側スルーホールによって
配線用ポリシリコンと縦方向に接続される。
３６に対応しており、ドレイン側スルーホールによって
配線用ポリシリコンと縦方向に接続される。
以上のような構成により、一画面情報が同時に並行して
取り込めることになり、各応用分野毎に、例えばライン
センサ用かエリアセンサ用かに応じて、単位検知セルを
論理的に複数個結合することが物理的にも容易となる。
取り込めることになり、各応用分野毎に、例えばライン
センサ用かエリアセンサ用かに応じて、単位検知セルを
論理的に複数個結合することが物理的にも容易となる。
また、このことは同一機能を二次元構造の素子で実現す
る場合よりも、本発明の実施例の如（素子を構成する方
が、素子の底面積が格段に縮小され、かつ、最下層の冗
長論理回路部の規模及び中間層との垂直方向の電気的接
続を変更するだけで柔軟に対処することができる。
る場合よりも、本発明の実施例の如（素子を構成する方
が、素子の底面積が格段に縮小され、かつ、最下層の冗
長論理回路部の規模及び中間層との垂直方向の電気的接
続を変更するだけで柔軟に対処することができる。
〈発明の効果〉
以上のように本発明の半導体光検知素子は光電導膜によ
って光電変換する第１の能動層と、二値化及び増幅のた
めの信号処理回路を有する第２の能動層と、複数個の光
検知及び二値化処理セル中の不良セルを無視して正しい
画像情報を供給し得る冗長回路を有する第３の能動層と
を備え、この第１．第２及び第８の能動層を三次元的５
ＯＩ（５ｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌａｔｏｒ ）
構造に成して構成しているため、一画面情報の同時並列
取り込みにおけるラッチタイミングのバラツキを吸収し
、不良セルが混在していても一定の確度で正しいデータ
を得ることが出来る。通常、不良セルの混在する確率は
１／２以下であるため、全画素について多数決論理を選
択しても素・子の信頼性は飛躍的に向上することになる
。また三次元構造化によってチ ・ツブ底面積を大幅に
縮小することが出来る。
って光電変換する第１の能動層と、二値化及び増幅のた
めの信号処理回路を有する第２の能動層と、複数個の光
検知及び二値化処理セル中の不良セルを無視して正しい
画像情報を供給し得る冗長回路を有する第３の能動層と
を備え、この第１．第２及び第８の能動層を三次元的５
ＯＩ（５ｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌａｔｏｒ ）
構造に成して構成しているため、一画面情報の同時並列
取り込みにおけるラッチタイミングのバラツキを吸収し
、不良セルが混在していても一定の確度で正しいデータ
を得ることが出来る。通常、不良セルの混在する確率は
１／２以下であるため、全画素について多数決論理を選
択しても素・子の信頼性は飛躍的に向上することになる
。また三次元構造化によってチ ・ツブ底面積を大幅に
縮小することが出来る。
第１図は本発明の一実施例の一画素に対応する検知セル
及び論理回路の機能割り付けの素子構造を示す図、第２
図は選択論理回路の一構成例を示すブロック図、第８図
は選択論理による入出力信号波形図、第４図は一画素処
理回路の一例を示す図、第５図は本発明の半導体光検知
素子の一実施例における素子構造の一断面を示す図であ
る。 １１．１２，１３・・・受光部、１１’ 、１２’ 、
１Ｂ’・・・二値化処理部、１４・・・選択論理部、５
０・・・光電導膜アモルファスシリコン、５４・・・Ｓ
ＯＩ上トランジスタゲート、５９・・・Ｐ型シリコン基
板。 代理人 弁理士 福 士 愛 彦（他２名）１７図 第５１１ ５ 第４図
及び論理回路の機能割り付けの素子構造を示す図、第２
図は選択論理回路の一構成例を示すブロック図、第８図
は選択論理による入出力信号波形図、第４図は一画素処
理回路の一例を示す図、第５図は本発明の半導体光検知
素子の一実施例における素子構造の一断面を示す図であ
る。 １１．１２，１３・・・受光部、１１’ 、１２’ 、
１Ｂ’・・・二値化処理部、１４・・・選択論理部、５
０・・・光電導膜アモルファスシリコン、５４・・・Ｓ
ＯＩ上トランジスタゲート、５９・・・Ｐ型シリコン基
板。 代理人 弁理士 福 士 愛 彦（他２名）１７図 第５１１ ５ 第４図
Claims (1)
- 【特許請求の範囲】 １、光電導膜によって光電変換する第１の能動層と、二
値化及び増幅のための信号処理回路を有する第２の能動
層と、複数個の光検知及び二値化処理セル中の不良セル
を無視して正しい画像情報を供給し得る冗長回路を有す
る第８の能動層とを備え、 上記第１．第２及び第３の能動層を三次元的５０ Ｉ
（５ｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌａｔｏｒ ）構造
に成したことを特徴とする半導体光検知素子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59067148A JPH0618262B2 (ja) | 1984-04-03 | 1984-04-03 | 半導体光検知素子 |
| US06/716,372 US4670765A (en) | 1984-04-02 | 1985-03-26 | Semiconductor photodetector element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59067148A JPH0618262B2 (ja) | 1984-04-03 | 1984-04-03 | 半導体光検知素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60210868A true JPS60210868A (ja) | 1985-10-23 |
| JPH0618262B2 JPH0618262B2 (ja) | 1994-03-09 |
Family
ID=13336527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59067148A Expired - Fee Related JPH0618262B2 (ja) | 1984-04-02 | 1984-04-03 | 半導体光検知素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0618262B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5132223A (ja) * | 1974-09-13 | 1976-03-18 | Hitachi Ltd | |
| JPS5723257A (en) * | 1980-07-16 | 1982-02-06 | Mitsubishi Electric Corp | Multilayered semiconductor integrated circuit device |
| JPS5890724A (ja) * | 1981-11-25 | 1983-05-30 | Mitsubishi Electric Corp | 積層半導体装置の製造方法 |
-
1984
- 1984-04-03 JP JP59067148A patent/JPH0618262B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5132223A (ja) * | 1974-09-13 | 1976-03-18 | Hitachi Ltd | |
| JPS5723257A (en) * | 1980-07-16 | 1982-02-06 | Mitsubishi Electric Corp | Multilayered semiconductor integrated circuit device |
| JPS5890724A (ja) * | 1981-11-25 | 1983-05-30 | Mitsubishi Electric Corp | 積層半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0618262B2 (ja) | 1994-03-09 |
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