JPH10500536A

JPH10500536A - 電子装置

Info

Publication number: JPH10500536A
Application number: JP8527404A
Authority: JP
Inventors: ネイルクリストファーバード
Original assignee: フィリップスエレクトロニクスネムローゼフェンノートシャップ
Priority date: 1995-03-16
Filing date: 1996-02-06
Publication date: 1998-01-13
Also published as: KR970703571A; GB9505305D0; EP0760148A1; WO1996028806A3; US5721422A; WO1996028806A2

Abstract

(57)【要約】平坦なパネルディスプレイまたは像センサあるいはデータ蓄積器またはメモリ装置或は又他の型の大面積電子装置、特に薄膜回路（これに限定されない）は、行（Ｎ・・・）および列（Ｍ・・・）に配列されたデバイス素子（８）のアレイを具え、隣接列（Ｍ，Ｍ＋１）の各対のデバイス素子（８）によって列導体１１を分割する。このデバイス素子（８）は第１スイッチング素子（Ｓ１）を経てその関連する行導体（２１）に係合する。隣接列の各対（Ｍ，Ｍ＋１）ではデバイス素子（８）によって列導体（１１）を分割する。本発明によれば、各対の１列（Ｍ）の１列導体（Ｍ）における１行（Ｎ）の各デバイス素子を各第２スイッチング素子（Ｓ２）を経て１つの基準導体（１）に結合するが、この対の他の列（Ｍ＋１）における同一行（Ｎ）の各デバイス素子（８）は各第２スイッチング素子（Ｓ２）を経て他の基準導体（２）に結合する。これら基準導体（１および２）はその個別のデバイス素子（８）を選択するアレイを貫通するイネーブルラインとして機能する。本発明によれば隣接列の対のデバイス素子（８）によって列導体（１１）を分割してデバイス素子（８）が逆配向される必要なく且つスイッチング素子（Ｓ１およびＳ２）が逆導電型とする必要なくあるいは逆極性パルスで駆動する必要のないようにする。スイッチング素子（Ｓ１およびＳ２）は薄膜ダイオードのように少ない処理工程で製造することができる。さらに、デバイス素子（８）は列導体（１１）および行導体（２１）の双方を分割して、アレイの列導体および行導体の双方の数を減少する。これがため、デバイス素子（８）はアレイを貫通する４つの個別の基準導体（１，２，３，４）と相俟って隣接列および隣接行の対において４つの画素（１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ）の群に配列する。

Description

【発明の詳細な説明】電子装置発明の技術分野本発明は電子装置、特に、行および列に配列され、行導体および列導体の双方に結合されたデバイス素子のアレイを具える薄膜回路に関するものである。このデバイス素子はフラットパネルディスブレイ（例えば、液晶ディスプレイ）のディスプレイ素子、または大面積イメージセンサのイメージセンサ素子（例えば、感光ダイオード）、あるいは他の数種類のデバイス素子（例えば、データ蓄積、即ち、メモリ装置の電荷−蓄積素子あるいは熱撮像装置の温度感知素子）とすることができる。発明の背景ヨーロッパ特許出願公開EP-A-597 226にはかかるアレイを具える電子装置が記載されている。デバイス素子の各行は行導体に供給された電圧によってアドレス指定することができる。ヨーロッパ特許出願公開EP-A-597 226に記載された特定の装置では、デバイス素子をディスプレイの発光ダイオード（ＬＥＤ）とする。外部接点パッドまたは接続部の数を減少させるためには、各々が分離された列接続部を有する隣接列の対に配列する。この分離列接続部では作動させるためには交互の列のデバイス素子の配向を逆とする。ヨーロッパ特許出願公開EP-A-597 2 26の装置では、デバイス素子の各列によって自己の列導体を保持するとともに分離列接続部はこれら列導体の一端にパッドを接続することによって形成する。従ってヨーロッパ特許出願公開EP-A-597 226の全内容をここに従来技術として挙げる。米国特許明細書US-A-5,193,018（および特にその図８、１０、１１および１２）には隣接列の対に配列されたディスプレイ素子のアレイを具えるアクティブマトリックス液晶ディスプレイが記載されている。隣接列の各対では、ディスプレイ素子によって列導体を分離しこれら分離列導体に双方の列のディスプレイ素子を結合する。発光ダイオードと相違して、液晶ディスプレイのディスプレイ素子は列導体を分離するために行導体に配向を異にして結合することはできない。しかし、各行のデバイス素子はスイッチング素子（米国特許明細書US-A-5,193,0 18では、薄膜トランジスタ）を経て関連する行導体に結合する。隣接列で列導体を分離するためには、交互の列のこれらスイッチングトランジスタを反対導電型とする。この目的のためにはアレイに対しｎ−導電型トランジスタおよびｐ−導電型トランジスタを造る必要があるとともに各行導体に対し正パルスおよび負パルスの双方を用いる必要がある。米国特許明細書US-A-5,193,018の全内容を先行技術としてここに挙げる。各行導体に供給すべき電圧パルスの極性（即ち、正および負）の双方に対する要求はアレイに対する行駆動回路を複雑にする。さらに、大面積電子装置のアレイのスイッチング素子に対しｎ−導電型トランジスタおよびｐ−導電型トランジスタの双方を造ることは必ずしも有効ではない。これらの相補トランジスタを製造するためには多数の処理工程を必要とし、これは製造状況において造られた完全の動作するアレイの歩留まりを減少するようになる。これがため、一般に、製造工程の数を減少する必要がある。相補トランジスタをスイッチング素子として使用することによっアレイのデバイス素子を列導体または行導体に分割する。かかる配置によってデバイス素子を任意の１アレイにおける列導体および行導体の双方に分割しない。特に、ディスプレイまたは撮像装置の簡潔な高解像度装置の大面積アレイでは、列導体の数および行導体の数の双方を減少する必要がある。従って、行駆動回路および列駆動回路への接続部の数を減少することができ、且つ、行駆動回路および列駆動回路の多重段の数をも減少させることができる。従って、行駆動回路および列駆動回路をアレイの側部に一層容易に収容することができる。発明の概要本発明の目的は隣接列の対のアレイのデバイス素子によって、（デバイス素子を逆方向に配置する必要なく、およびスイッチング素子を逆導電型とする必要なく、並びに逆極性の駆動パルスを必要とすることなく）列導体を分割するようにしたデバイス配置、特に処理工程を減少してスイッチング素子を製造するとともにアレイのデバイス素子を列導体または行導体に分割アレイに対する列導体および行導体の双方を減少せしめるようにしたデバイス配置を提供せんとするにある。本発明は行および列に配列され、行導体および列導体の双方に結合されたデバイス素子のアレイを具え、このデバイス素子の各行を列導体に供給される電圧によってアドレス指定可能とし、一行の各デバイス素子を第１スイッチング素子を経て関連する行導体に結合し、デバイス素子のアレイを隣接する列の対に配列し、その各対においてデバイス素子によって列導体を分離し、両列のデバイス素子を結合するようにした電子装置において、各対の一列の行の各デバイス素子を各第２スイッチング素子を経て他の基準導体に結合し、供給される電圧によってオン状態にバイアスされる際に第１および第２スイッチング素子を導通状態とし、他に異なる基準導体に異なる基準電圧を供給するとともにアドレス指定電圧を行導体に供給する手段を設けて各対の選択された行および選択された列に関連するスイッチング素子のみを導通可能とすることを特徴とする。斯くして各デバイス素子を個別の第２スイッチング素子を経てアレイのデバイス素子の位置に依存して異なる基準導体に結合することにより、デバイス素子を異なる配向とする事なく、およびスイッチング素子を相補導電型とすることなく、あるいは駆動パルスを逆極性とすることなく、デバイス素子により列導体を分割することができる。従って、スイッチング素子をトランジスタの形態とする場合でも、スイッチング素子の製造に必要な処理工程の数を減少させることができる。しかし、本発明によればスイッチング素子を整流素子、例えば、少数の製造処理工程数のみを必要とする薄膜ダイオードとして形成することができる。デバイス素子およびそのスイッチング素子のレイアウトは簡単化することができ、且つアレイ全体を標準化することもできる。さらに、第２スイッチング素子および異なる基準導体を有するかかる配置によって各々が列導体を分割するとともに行導体をも分割する４つの群にデバイス素子そ配置することができる。これがため、アレイの列導体の数および行導体の数を減少させることができる。前記アレイは４つの群に配列されたデバイス素子を具え、各群は列導体を分割する隣接列の１対および行導体を分割する隣接行の１対とを具える。各群の４つのデバイス素子は１つの行の第１および第２デバイス素子並びに前記対の隣接行の第３および第４デバイス素子を具える。第１および第２デバイス素子をそれぞれ第２スイッチング素子を経て第１および第２基準導体にそれぞれ結合することができる。第３および第４デバイス素子をそれぞれ第２スイッチング素子を経て第３および第４基準導体にそれぞれ結合することができる。隣接例によって列導体を分離するため、アレイの列導体の数が減少され、従ってアレイを横切る列導体のスペースが増大する。隣接列導体間に増大スペースを用いて基準導体の少なくとも幾つかを収容し得るようにするのが有利である。これがため、基準導体の少なくともいくつかを隣接列導体間のスペースに前記アレイを横切って長手方向に延在させて隣接列導体の各対を前記基準導体の各々１つによって離間し得るようにする。アレイのデバイス素子が、列導体および行導体の双方を分割するとともに第１、第２、第３および第４基準導体を有する場合には、これら基準導体のうちの２つ（例えば第３および第４基準導体）を隣接列導体間のスペースに前記アレイを横切って長手方向に延在させて隣接列導体の各対がこれら２つの基準導体の各々によって分離されるとともに他の２つの基準導体が隣接行導体間のスペースで前記アレイを横切って長手方向に延在させることができ、従って隣接行導体の各対がこれら他の２つの基準導体の少なくとも１つ（可能には双方）によって分離されるようになる。スイッチング素子は種々の既知のデバイス技術によって形成することができる。薄膜回路の場合には、第１および第２スイッチング素子は薄膜トランジスタおよび／または薄膜ダイオードを具える。薄膜トランジスタの場合には、アレイのデバイス素子をその分割された列導体に少なくとも第２トランジスタ（可能には第１および第２トランジスタの双方）によって結合することができ、且つ、基準導体を第２トランジスタのゲートに結合することができる。関連する行導体は第１トランジスタのゲートに結合することができる。従ってこれらトランジスタのゲートに斯くして供給された電圧によってこれらトランジスタの導通状態を制御する。アレイの第１および第２トランジスタの全ては同一導電型、例えばｎ−チャネルトランジスタとすることができる。トランジスタ技術を用いる代わりに、前記第１および第２スイッチング素子は供給電圧により順方向にバイアスされる際に電流を通過せしめる整流素子とすることができる。かかる整流素子（例えば薄膜ダイオード）はトランジスタよりも少ない処理工程で造ることができる。デバイス素子はその分離された列導体と第１および第２整流素子間の接続点との間に結合する。アレイのこれら整流素子の全部はデバイス素子からその関連する行導体または列導体への結合時に同一方向に配向することができる。図面の簡単な説明図１は本発明電子装置のデバイス素子およびその駆動回路の大きなアレイの一部分を構成する４画素を示す回路図、図２は図１の電子装置の画素の行導体および基準導体に供給される電圧を示す波形図、図３は本発明によりアレイに配列された４画素より成る群を示す回路図、図４は図３の電子装置の作動時における行導体および基準導体に供給される電圧の波形図、図５は本発明による画素配列および１つの可能なレイアウトを実施する像センシング装置の一部分を示す平面図、図６は図５のＶＩ−ＶＩ線上の断面図、図７は本発明電子装置のアレイの行導体、列導体および基準導体並びにその駆動回路を示す平面図、図８は図７の装置の基準導体の配列の変形の一部分を示す平面図、図９は図５の４画素回路とは異なる型のスイッチング素子を有する本発明電子装置の大型アレイの一部分を形成する４画素の回路構成を示す平面図である。発明を実施するための最良の形態図は実寸法ではなく拡張して示す。また、図中同一部分には同一符号を付して示す。図１にその一部分を示す本発明電子装置は、アレイの行Ｎ，Ｎ′・・・および列Ｍ，（Ｍ＋１），・・・に配列され、アレイの行導体および列導体の双方にそれぞれ結合されたデバイス素子８を具える。これらデバイス素子８の各行Ｎ，Ｎ′・・・は行導体２１に供給される電圧によってアドレス指定される。特定の例では、デバイス素子８を像センサ装置の感光素子とする。像センサ装置は画素１０のアレイを具え、各画素１０は感光素子のようなデバイス素子８を具える。行導体２１は行駆動回路６０から既知のように供給される電圧パルスを用いてセンサアレイの画素を行毎に走査する走査ラインとする。列導体１１は出力回路７０で既知のように読取るべき選択された画素１０の感知素子８からのデータを搬送するデータラインとする。図１に示す感知素子８はダイオード接合に関連する固有の容量（図ではコンデンサで示す）を含む感光ダイオードとする。感光素子８はこの容量によって感光素子８に入射する光に応答して（作動の１モードで）電荷を蓄積することができる。図１はアレイの４つの画素１０Ａ，１０Ｂ，１０Ａ′，１０Ｂ′のみを示す。画素１０Ａおよび１０Ｂは１行Ｎにあり、そのデバイス素子８は第１スイッチング素子Ｓ１を経て関連する行導体２１ａに結合する。画素１０Ａ′および１０Ｂ ′は他の行導体Ｎ′にあり、そのデバイス素子８は第１スイッチング素子Ｓ１を経て関連する行導体２１ｂに結合する。このアレイは隣接列の対に配列し、そのうちの２つの列Ｍおよび（Ｍ＋１）のみを図１に示す。隣接列の各対では、画素１０Ａ，１０Ｂ，１０Ａ′および１０Ｂ′のデバイス素子によって列導体１１（図１の例では１１ａ）を分割し、これに両列Ｍおよび（Ｍ＋１）のデバイス素子８を結合する。図１は隣接列の１対のみを示すが、かかる隣接列Ｍおよび（Ｍ＋１）の数個の対を図７に示す。大面積像センサ（またはディスプレイ）は数百個のかかる行列を有する。本発明によればこれらデバイス素子８が同一行にある場合でも、同様に分割された列導体１１に結合されたデバイス素子８を個別に選択する。従って、各対Ｍ，（Ｍ＋１）の１列（例えば、列Ｍ）の行Ｎ，（またはＮ′或は・・・）の各デバイス素子８を各第２スイッチング素子Ｓ２を経て１つの基準導体１に結合する。各対の他の列（Ｍ＋１）の同一行Ｎ（またはＮ′，或は・・・）の各デバイス素子８は各第２スイッチング素子Ｓ２を経て他の基準導体２に結合する。基準導体１および２はアレイ全体に亘り延在するとともに各スイッチング素子に結合するイネーブリングラインとして作用する。第１および第２スイッチング素子Ｓ１およびＳ２は供給電圧によってオン状態にバイアスされた際に導通する。これがため、例えば、スイッチング素子Ｓ１およびＳ２は図１および図３に示す例では整流素子とする。デバイス素子８（即ち、図１のフォトダイオード）は分割された列導体１１間で整流素子Ｓ１およびＳ２間のノード（接続点）５′に結合する。これら整流素子が導体１，２および２１に供給される電圧によって順方向にバイアスされる際に整流素子は電流を通過せしめる。従って、整流素子はこれら導体１，２および２１に供給される電圧によって逆方向にバイアスされる際に電流の通過を阻止する。従って、これら整流素子Ｓ１およびＳ２はこのようにフォトダイオードの積分周期中に（フォトダイオード８の再充電された容量により照射中の電荷の発光によって徐々に放電される際に）逆バイアスされる。この積分周期中に終端でフォトダイオード８の充電状態にある電荷は関連する整流素子が順方向にバイアスされてフォトダイオード８の容量を再充電する際に列導体１１で読取られる。図２は図１の導体１，２，２１ａおよび２１ｂに掛かる電圧を供給する時間シーケンスを示すとともに画素１０Ａ，１０Ａ′，１０Ｂ，１０Ｂ′が分割された列導体１１ａで読取られる場合を示す。図２に示す電圧値（即ち、０Ｖ，−５Ｖ，−２．５Ｖ，−７．５Ｖ）は大面積像センサアレイおよび／または液晶ディスプレイのアドレス指定アレイを形成するに好適な薄膜回路技術によって製造された薄膜ダイオードの形態の特定の例の感光素子８および整流素子Ｓ１およびＳ２をバイアスするに好適な電圧の特定の例である。この特定の例では、−５Ｖのパルスを行導体２１に逐次供給してデバイス素子８の各行Ｎ，Ｎ′，・・・を逐次アドレス指定する。これら行電圧パルスを既知の型の行駆動回路６０によって既知のように行導体２１に供給する。この行駆動回路は各行導体２１のトランジスタスイッチのスイッチングを（クロック信号により）制御するシフトレジスタ兼復号回路を具える。基準導体１および２に供給される電圧パルスは行電圧パルスよりもその持続時間を長くするとともにその電圧レベルを−２．５Ｖおよび−７．５Ｖ間で切換え得るようにする。これら基準電圧パルスは電圧パルス発生器５０の−７．５Ｖ給電ライン５３および−２．５Ｖ給電ライン５４から供給することができる。これら給電ライン５３および５４は導体２のトランジスタスイッチ５５および５６を経ておよび導体１のトランジスタスイッチ５７および５８を経て基準導体１および２にそれぞれ結合する。これらトランジスタスイッチ５５〜５８の切換えはパルス発生器５０からのクロック信号によって制御する。図２は画素１０Ａ，１０Ａ′，１０Ｂ，１０Ｂ′のシーケンシャル読取りを行うこれらパルスの時間シーケンスを示す。時間間隔Ａでは−５Ｖの行パルスを行Ｎの行導体２１ａにのみ供給する。従って、他の行Ｎ′，・・・はこの際アドレス指定されない。両画素１０Ａおよび１０Ｂは行導体２１ａに接続する。しかし、画素１０Ｂに結合された基準導体２は行パルス（−５Ｖ）よりも一層負の電圧（−７．５Ｖ）でバイアスされる。これがため、画素１０Ｂの整流素子Ｓ１およびＳ２は逆バイアスされて電流の通過を阻止する。画素１０Ａの基準導体１は行パルス（−５Ｖ）よりも少ない負の電圧（−２．５Ｖ）にバイアスされる。これがため、時間間隔Ａでは画素１０Ａの整流素子Ｓ１およびＳ２を順方向にバイアスして画素１０Ａのフォトダイオード８の容量を再充電し、その残留電荷を分割された列導体１１ａを経て読取る。時間間隔Ａ′では、行Ｎ′を行駆動回路６０からの行パルス（−５Ｖ）によってアドレス指定する。基準導体１はいまだ僅かな負の電圧（−２.５Ｖ）にあるため、画素１０Ａ′の整流素子Ｓ１およびＳ２は順方向にバイアスされ、従って関連するフォトダイオード８を再充電するとともに列導体１１ａの荷電状態を読取る。この時間間隔Ａ′では、行Ｎ′の行導体２１ｂにも接続されている画素１０Ｂ′に対する基準導体２は行パルス（−５Ｖ）よりも一層負（−７．５Ｖ）にバイアスされる。従って画素１０Ｂ′の整流素子Ｓ１およびＳ２は逆バイアスされたままである。時間間隔Ｂでは、行パルスが行Ｎの行導体２１ａに再び供給される。しかし、この時点では、基準導体１は行パルス（−５Ｖ）よりも一層負（−７．５Ｖ）となり、従って画素１０Ａの整流素子Ｓ１およびＳ２は逆バイアスされたままである。基準導体２は行パルス（−５Ｖ）よりも少ない負の電圧（−２．５Ｖ）にあるため、画素１０Ｂの整流素子Ｓ１およびＳ２は順方向にバイアスされる。従って、この時間間隔Ｂでは、画素１０Ｂのフォトダイオード８は読取られ、再充電される。時間間隔Ｂ′では、行パルスが行Ｎ′の行導体２１ｂに供給される。基準導体１は行パルス（−５Ｖ）よりも一層負の電圧（−７．５Ｖ）にあり、従って画素１０Ａ′の整流素子Ｓ１およびＳ２は逆バイアスされる。しかし、画素１０Ｂ′ の基準導体２は僅かな負の電圧（−２．５Ｖ）にあるため、画素１０Ｂ′の整流素子Ｓ１およびＳ２は順方向にバイアスされて画素１０Ｂ′のフォトダイオード８を読取るとともに再充電する。これがため、列駆動回路７０への入力の数を減少させることができる。従って列導体１１間のスペースを増大させることができ、および／または列導体１１間の少数の画素を増大させることができる（高解像度）。図に示すように、これらの利点は、アレイのデバイス素子８全部を分割列導体１１に結合する際に同一方向に配向させ、第１整流素子Ｓ１全部を列導体２１への結合時に同一方向に配向させ、第２整流素子Ｓ２全部をその基準導体１，２，・・・への結合時に同一方向に配向させることによって、得ることができる。さらに、図３および４の変形例に示すように、本発明によればアレイのデバイス素子８によって行導体２１を分割するとともに列導体１１をも分割することができる。これがため、列導体１１の数および行導体２１の数の双方を減少させることができる。図３および４の変形例では、アレイの画素１０を４個より成る群に配列し、各群によって列導体１１を分割するとともに行導体２１をも分割する。図３は列導体１１ａおよび行導体２１ａを分割するとともに４つの画素１０Ａ，１０Ｂ，１０Ｃおよび１０Ｄを具えるかかる群の１つを示す。画素１０Ａおよび１０Ｂは行Ｎにあり、画素１０Ｃおよび１０Ｄは行（Ｎ＋１）にあり、画素１０Ａおよび１０Ｃは列Ｍにあり、画素１０Ｂおよび１０Ｄは列（Ｍ＋１）にある。画素１０Ａ，１０Ｂ，１０Ｃおよび１０Ｄの各々は基準導体１，２，３および４をそれぞれ有する。図４は時間間隔Ａで画素１０Ａを読取って再充電し、時間間隔Ｂで画素１０Ｂを読取って再充電し、時間間隔Ｃで画素１０Ｃを読取って再充電し、時間間隔Ｄで画素１０Ｄを読取って再充電するために、これら導体２１ａ、１、２、３および４に供給する電圧パルスを示す。（順方向バイアス、逆方向バイアスおよびその関連する整流素子Ｓ１およびＳ２による）作動モードは図２の画素の場合と同様である。図７は４つの画素１０Ａ，１０Ｂ，１０Ｃおよび１０Ｄより成る群をアレイ全体に亘り繰返し配置する状態を示す。説明の便宜上、および図面を簡潔にするために、個別の画素１０には図７の記号Ａ，Ｂ，ＣおよびＤをそれぞれ付して簡単に示す。アレイの隣接行の各対では、画素ＡおよびＢを１つの行に配置するが、画素ＣおよびＤは隣接行に配置しする。アレイの隣接列の各対では、画素ＡおよびＣを１つの列に配置するが画素ＢおよびＤは隣接列に配置する。図７の行Ｎは図１の行Ｎに相当し、図７の行（Ｎ＋１）は図１の行′に相当する。画素１０Ａの全部によって共通基準導体１を分割し、画素１０Ｂの全部によって共通基準導体２を分割する。画素１０Ｃの全部によって共通基準導体３を分割する。画素１０Ｄの全部によって共通基準導体４を分割する。図７に示すように、これら基準導体１〜４のうちの２つは隣接列導体１１間のスペースにアレイを横切って長手方向に延在させるとともに基準導体１〜４のうちの他の２つは隣接行導体２１間のスペースにアレイを横切って長手方向に延在させる。これがため、図７の例では、第２基準導体２および第３基準導体３は列導体１１に平行に延在させて隣接列導体１１の各対が第２基準導体２および第３基準導体３の各々によって分割されるようにする。第１基準導体１およびだい４基準導体４は列導体２１に平行に延在させて隣接行導体２１の各対が第１基準導体１および第４基準導体４の各々によって分割されるようにする。４つの基準導体１〜４は電圧供給ライン５３および５４を有するパルス発生器５０に接続する。各供給する導体１〜４は各スイッチングトランジスタ（図１に示すように、導体２に対してはトランジスタ５５および５６並びに導体１に対してはトランジスタ５７および５８）を経て電圧供給ライン５３および５４に結合する。列読取回路７０は出力シフトレジスタ兼復号化回路７９に結合された例えば電荷感知増幅器７８を具える既知の型のものとする。画素１０のフォトダイオード８の荷電状態を読取ると、列導体１１に流れる電流はこの列導体１１に関連する電荷感知増幅器７８によって積分される。この列導体１１は電荷感知増幅器７８の負入力側に接続する。（入力端子がコンデンサを経て負入力側に結合された）各電荷感知増幅器７８は列導体１１から供給される電流を電圧出力に変換するように作用する。電荷感知増幅器７８からのこれら電圧出力を出力シフトレジスタ兼復号化回路７９に供給してこれから像信号を出力端子71を経て適宜の蓄積器に供給するか、またはディスプレイ（図示せず）に供給することができる。電荷感知増幅器７８の正の入力端子を接地するか、または任意好適な基準電位部に結合し、その値を行電圧（図２および４の例では−５Ｖ）によって有効に決める。その理由は感光ダイオード８を常時逆バイアスする必要があるからである。図５および６は特定の薄膜ダイオード技術を用いて図３および７の像センサの画素１０Ａ，１０Ｂ，１０Ｃおよび１０Ｄを積分化する特定の例を示す。像センサアレイは好適なガラスまたはプラスチック材料で形成し得る絶縁性の一般に透明な基板上に上記薄膜ダイオード技術を用いて形成する。上記周辺回路５０，６０および７０はモノリシック珪素集積化技術を用いて透明な珪素チップに形成する。次いで、これら個別の回路チップは前記絶縁基板１０上に装着するか、またはこれらチップは前記基板１０上の導体細条に電気的に接続された個別の回路板上に装着する。好適な薄膜ダイオード技術の特定の例では、第１導電フイルム（一般にクロム層）は前記絶縁基板１０上に蒸着するとともに列導体１１、基準導体２および３、整流素子Ｓ１のカソード電極１２および整流素子Ｓ２のカソード電極１３の少なくとも一部分を形成するように画成する。図５および６に示すように、各感光ダイオード８のカソード電極は列導体１１の拡大区域によって形成することができる。また、この列導体１１の拡大区域は感光ダイオード８の全底面に亘って被覆された遮光部をも構成する。感光ダイオード８並びにスイッチングダイオードＳ１およびＳ２は同一の半導体材料から形成する。これがため、これらダイオード８，Ｓ１およびＳ２の各々はアモルファスｎ−ｉ−ｐダイオードとすることができ、これらダイオードの全部はｎ−導電，真性導電型およびｐ−導電型の順次のアモルファス珪素フイルムに蒸着により同時に形成する。次いで、これら珪素フイルムは個別の島状部にパターン化して図５および６に示すようにダイオード構体を画成する。次いで、絶縁フイルム（一般に窒化珪素層）を蒸着しパターン化して誘電体分離領域２０を画成する。次に、第２導電フイルム（一般にクロムおよび／またはアルミニウム層）を蒸着しパターン化して行導体２１，基準導体１および４並びに相互接続部２２および２５を画成する。図面を明瞭とするために、この第２導電フイルムパターンを図５において斜線で示す。整流素子Ｓ２を基準導電１および４に接続する箇所にはダイオードＳ２のアノード電極を形成するために基準電極１または４の局部拡大部を設ける。相互接続部２２はダイオードＳ２のアノード電極を構成するとともに基準導体２および３上全体に亘って延在させてこれら導体２および３に相互接続部２２および２５を誘電体フイルム２０の貫通窓６を経てそれぞれ接続する。整流素子Ｓ１のカソード電極１２および行導体２１間の電気接続部は誘電体フイルム２０の貫通窓７の下側電極１２と接触する行導体２１によって形成する。相互接続部２５はダイオード８およびＳ１のｐ−導電型珪素フイルムと接触してこれらダイオードのアノード電極を形成する。この相互接続部２５は誘電体層２０の貫通窓５で整流素子Ｓ２のカソード電極１３と接触してここで相互接続部２５は素子Ｓ１，Ｓ２および８の回路構成のノード５′を形成する。図面には示さないが、装置構体全体に亘って（ポリイミド層のような）保護透明絶縁層を蒸着することができる。像センサのレイアウトは任意の好適なパターンとすることができる。図５に示す例では、導体１，２，３，４，１１，１２は個別の画素１０の区域の大部分を占める感光ダイオード８と相俟って長方形（一般に方形）グリッドを画成する。しかし、感光ダイオード８（およびその個別の画素１１）はその個別の画素１０の１つ以上の縁部に画成して像センサをできるだけ透明となるようにする。次いで、かかる透明像センサはディスプレイを著しく不透明とすることなくディスプレイのようななにか他のものの頂部に載置することができる。しかし、（例えば、Ｘ線診断撮像装置のように）最大の感光度を必要とする場合には感光ダイオード８の面積をできるだけ大きくする必要がある。図５〜７の像センサの隣接行によって共通行導体２１を分割する程度までこの像センサは１９９４年３月３日の英国優先権日を有する係属中の英国特許出願第９４０４１１１．８（ＰＨＢ３３８９９）に記載されているセンサとほぼ同様である。しかし、この英国特許出願第９４０４１１１．８の配列では、アレイの隣接列間で列導体を分割していない。さらに、英国特許出願第９４０４１１１．８のセンサアレイでは、１つの分割行導体に関連する画素の整流素子を隣接分割行導体に関連する画素の整流素子に対し逆方向に配向する必要がある。これら関連する隣接行導体に結合されたフォトダイオードも逆方向に配向されている。斯様に、逆方向に配向する必要がある場合には、本発明の図５および６と英国特許出願第９４０４１１１．８の図４〜６とを比較することから明らかなように、整流素子およびフォトダイオードのレイアウト並びにこれら画素の配向を複雑とする。さらに、英国特許出願第９４０４１１１．８に記載されているこの逆方向のダイオード配列は行導体に正および負のパルスの双方を供給する必要があり、従って本発明で必要とされる行駆動回路よりも一層複雑な行駆動回路を必要とする。最も重要なことは、本発明によって行導体２１および列導体１１の双方を分割することができる。これがため、行導体２１および列導体１１の数を減少することができ、従って、そのスペースを増大することができ、および／または画素の解像度を増大することができ、その結果、アレイに対する行駆動回路６０および列駆動回路７０の接続部および多重度を減少させることができる。英国特許出願第９４０４１１１．８に記載されているように、整流素子Ｓ１およびＳ２の一方は感光性として画素１０間の垂直方向の漏話を減少せしめ得るようにする。これがため、同一の列導体１１に結合された選択画素が読取られる際には、不使用の画素１０から列導体１１に流れる不所望な電流からある垂直方向の漏話が生ずるようになる。かかる垂直方向の漏話のため選択された画素１０に対する電荷感知増幅器７８からの積分出力はこの列導体１１に結合された他の画素１０の全部からの寄与を含めることができる。不所望な列電流の主ソースはこの列の不使用の画素からの“ダイナミック漏洩”である。これがため、画素１０が光を感知する際には感光ダイオード８内の電荷キャリアの発光によって感光ダイオード８の真性容量が放電され、従ってこれは整流素子Ｓ１の両端間の電圧が変化することを示す。２つの整流素子Ｓ１およびＳ２間のノード５の充電電圧Ｖ_X によって整流素子Ｓ１の容量Ｃ_Dに電流Ｉが流れるようになる。この電流Ｉは次式で表わすことができる。この電流Ｉは関連する列導体１１に流れて垂直方向の漏話を発生する。この漏話の影響は例えば白色背景の黒色テキストに白色が現われえ白色背景から黒色テキストが消失するように、像から情報が除去され得ることである。図１または図３あるいは図５および６の電子装置アレイでは、デバイス素子８並びに整流素子Ｓ１およびＳ２の全部が接合ダイオードを具える。かかる垂直方向の漏話を除去するか、または少なくとも殆ど減少させるためには、整流素子Ｓ１（即ち、フォトダイオード８とは逆方向に配列された整流素子）を感光性とする。これがため、図５および６のアレイのレイアウトにおいて、フォトダイオード８および整流素子Ｓ１に対するアノード電極を構成する相互接続部２５をこれら素子８およびＳ１の上面全体に亘り透明とする。この検出すべき光に対する透明性は相互接続部２５の区域を切返すことによって極めて簡単に達成することができるため、これを素子８およびＳ１に上面全体に亘り延在させることはしない。かかる切返しを図５および６に示す。斯様にアノード電極２５を切返しするために、感光ダイオード８およびＳ１が露出してアノード側に光が入射する。英国特許出願第９４０４１１１．８に記載されているように、同一の列導体１１に接続された不使用の画素からこの列導体１１に零または最小漏洩電流が流れる条件は次式で与えられる。上式において、Ｉ_PおよびＣ_Pはフォトダイオード８に関連し、このダイオード８は容量Ｃ_Pに並列な電流Ｉ_Pのソースとして表わされる。感光整流素子Ｓ１は容量Ｃ_Xに並列な電流Ｉ_Dのソースとして表わす。不感光整流素子Ｓ２は容量Ｃ_Yとして簡単に表わす。これがため、容量Ｃ_X，Ｃ_YおよびＣ_Pは感光整流素子Ｓ１，他の整流素子Ｓ２および感光性デバイス素子８のそれぞれ真性容量であり、電流Ｉ_PおよびＩ_Dはデバイス素子８および感光整流素子Ｓ１に入射する光によって発生した電流とする。式（２）の配列を採用することにより同一の列導体１１に結合された他のデバイス素子８からの電荷の読取り中デバイス素子８からの漏洩電流を減少させることができる。フォトダイオードの感光電流Ｉ_PHOTOはＫＡ_CONに等しく、ここにＫは定数、Ａ_CONは光に曝されるフォトダイオードの面積（通常、この面積は図５に示すようにフォトダイオードの不透明電極２５のホールの面積）である。従って、漏洩電流のない条件は感光ダイオード８およびＳ１の幾何学的形状によって規定される。制御素子Ｓ１およびＳ２の面積が等しく、且つ３つのダイオードＳ１，Ｓ２および８全部の厚さが同一である場合には、この幾何学的形状において式（２）は次式で表わされる。ここにＡ_DD1およびＡ_D3はそれぞれ制御素子Ｓ１および感光ダイオード８の実効面積であり、従ってその容量に比例する。ここに云うダイオードＳ１，Ｓ２および８に関連する“面積”とはダイオードの電極に一般に平行な面、即ち、図５および６に関しこれらダイオードが形成される基板１０の表面に平行な面におけるダイオードの面積を意味するものとする。ダイオードの厚さは基板１０の表面に垂直な方向に測定する。従って、ダイオードＳ１，Ｓ２および８の相対的な幾何学的形状を適当に選択することにより、（選択された画素と同一列導体１１に結合された）選択されていない画素からの漏洩電流はこの選択されていない画素のダイオードＳ１の容量／光電流ループ内に内部的に流れるようになり、列導体１１には流れない。かかる手段によって垂直方向の漏話を除去または少なくとも著しく減少させることができる。これがため、本発明電子装置では、スイッチング素子およびデバイス素子の双方に接合ダイオードを設けるのが好適である。この場合には、スイッチング素子およびデバイス素子の双方を製造する処理工程の数を減少させて、製造歩留まりを改善させることができる。さらに、さらに、接合−ダイオードスイッチング素子の一方を入射光に対し感光性として分割列導体の垂直漏話を減少させるようにする。しかし、本発明電子装置の画素のスイッチング素子は接合ダイオードとする必要はなく、制御素子とする必要もない。これがため、図９は第１および第２スイッチング素子が薄膜トランジスタを具える例を示す。各画１０のデバイス素子８は少なくとも第２トランジスタＳ２を経てその分割列導体１１に結合し、この第２トランジスタＳ２のゲートは基準導体１，２，３，４の一つに結合する。デバイス素子８のスイッチング素子とは反対側の端子は共通バイアスライン３０に結合し、このバイアスラインはアレイを貫通して延在させる。図９は４つの画素１０Ａ，１０Ｂ，１０Ｃ，１０Ｄより成る一群を示す。これら画素によって共通行導体２１および共通列導体１１を分割する。これがため、この画素配列は図３および７の４つの画素１０Ａ，１０Ｂ，１０Ｃ，１０Ｄより成る群の画素配列に相当するものである。アレイのスイッチングトランジスタＳ１およびＳ２の全部は同一導電型、例えば、ｎ−チャネルトランジスタとすることができる。図９の特定の例では、デバイス素子８は第１および第２トランジスタＳ１およびＳ２の双方を経て分割列導体１１に結合するとともに関連する行導体２１は第１トランジスタＳ１のゲートに結合する。かかる状態では、トランジスタＳ１のゲートに供給された行パルスによってトランジスタＳ１をスイッチオン状態とするが、電流は関連する第２トランジスタＳ２がその基準導体１，２，３または４に供給される基準電圧によって導通状態となるまで、このトランジスタＳ１を経て流れない。図９の各画素のトランジスタＳ１およびＳ２は直列に接続する。これら直列接続のトランジスタＳ１およびＳ２は双方でデバイス素子８をその列導体１１に、従って（トランジスタＳ１のゲートを経て）その行導体２１に結合する。しかし、デバイス素子８を１つのトランジスタＳ２のみを経てその列導体１１に結合するようにした変更例も可能である。デバイス素子８はトランジスタＳ１を経てその行導体２１に結合する。デバイス素子８は２つのスイッチングトランジスタＳ１およびＳ２間の接続点に結合することができる。図７は基準導体１，２，３または４の１つのみが分割列導体１１の各対と分割行導体２１の各対との間に存在するアレイの導体に対する特に簡便なレイアウトを示す。しかし、他の配列も可能である。従って、例えば、図８は２つの基準導体１および４が分割行導体２１の各対間に存在する配列を示す。この図８の配列は４つの共通ライン１〜４を有する図３の４画素群アレイ配列を採用することができる。この図３の配列は５つの共通ライン１〜４および３０を有する図９の４画素群アレイ配列を採用することもできる。後者の場合には、感光デバイス素子８の共通バイアスライン３０を任意の共通導体１〜４をその間に有さない（例えば、図８の導体１１ｂおよび１１ｃのような）分割列導体１１の交互の対間に存在させることができる。像センサは図１〜９につき今までに説明下が、電子装置は異なる型、例えばディスプレイ装置とすることができる。この場合には、ディスプレイ８は液晶ディスプレイの画素とすることができる。従って行導体２１は行毎にバイアスされたディスプレイ素子の行を逐次アドレス指定する走査ラインとする。基準導体１，２，３および４は、行導体２１のディスプレイ８のいずれを分割列導体１１に接続すべきかを選択するイネーブルラインとする。列導体１１は選択された画素素子８にデータを供給してこの画素素子の表示強度を決めるデータラインとする。像センサまたはディスプレイの代わりに走査ライン２１、データライン１１およびイネーブルライン１，２，３，４を有し、本発明に従って構成されたアレイを用いてメモリ素子または温度感知装置を形成することができる。図５および６は薄膜回路技術を用いて電子装置を形成することを示したが、任意の他の好適な技術を用いて所望の特定の装置を形成することができる。行導体２１および列導体１１並びに基準導体１〜４は図面に示すように水平方向および垂直方向に延在させる必要はない。列導体２１を垂直方向に延在させるとともに列導体１１を水平方向に延在させることができる。即ち、装置は図１，３，５および７〜９に示す配列を９０度回転させるようにした配向で用いることができる。また、行導体２１、列導体１１および基準導体１〜４は互いに垂直とする必要はなく、任意の好適な幾何学的形状および配列のものを用いることができる。アレイ配列のダイオード８，Ｓ１およびＳ２の全部の配向を図１，３および５の配向とは逆とし得ることはもちろんである。この場合には装置を駆動するに必要な電圧の極性を適当に変化させることはもちろんである。スイッチング素子を制御素子として形成する場合にはこれら制御素子は簡素な接合ダイオードとする必要はないこと明らかである。これがため、ここに云う“制御素子”とは非対称特性を有し、一方向（逆方向）にできるだけ低い電流を通過させ、他の方向（順方向）に所望の電流を通過させるようにした任意の素子を意味するものとする。同様に、像センサの感光素子８はダイオードとする必要はなく、これらを照射時に電流を通過せしめる他の型の感光装置とすることができる。従って、例えば、感光ダイオードの代わりに例えば酸化鉛できる形成され各々が適切な容量と並列な光導電体を用いることができる。或は又、像センサアレイのディスプレイ８を光感応トランジスタで形成することができる。本発明は上述した例にのみ限定されるものではなく、要旨を変更しない範囲内で種々の変形や変更が可能である。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩＨ０１Ｌ 29/786 7809−2ＫＨ０１Ｌ 31/10 Ａ 31/10 【要約の続き】を分割してデバイス素子（８）が逆配向される必要なく且つスイッチング素子（Ｓ１およびＳ２）が逆導電型とする必要なくあるいは逆極性パルスで駆動する必要のないようにする。スイッチング素子（Ｓ１およびＳ２）は薄膜ダイオードのように少ない処理工程で製造することができる。さらに、デバイス素子（８）は列導体（１１）および行導体（２１）の双方を分割して、アレイの列導体および行導体の双方の数を減少する。これがため、デバイス素子（８）はアレイを貫通する４つの個別の基準導体（１，２，３，４）と相俟って隣接列および隣接行の対において４つの画素（１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ）の群に配列する。

Claims

【特許請求の範囲】１．行および列に配列され、行導体および列導体の双方に結合されたデバイス素子のアレイを具え、このデバイス素子の各行を列導体に供給される電圧によってアドレス指定可能とし、一行の各デバイス素子を第１スイッチング素子を経て関連する行導体に結合し、デバイス素子のアレイを隣接する列の対に配列し、その各対においてデバイス素子によって列導体を分離し、両列のデバイス素子を結合するようにした電子装置において、各対の一列の行の各デバイス素子を各第２スイッチング素子を経て他の基準導体に結合し、供給される電圧によってオン状態にバイアスされる際に第１および第２スイッチング素子を導通状態とし、他に異なる基準導体に異なる基準電圧を供給するとともにアドレス指定電圧を行導体に供給する手段を設けて各対の選択された行および選択された列に関連するスイッチング素子のみを導通可能とすることを特徴とする電子装置。２．基準導体の少なくともいくつかを隣接列導体間のスペースに前記アレイを横切って長手方向に延在させて隣接列導体の各対を前記基準導体の各々１つによって離間することを特徴とする請求項１に記載の電子装置。３．前記アレイは４つの群に配列されたデバイス素子を具え、各群は列導体を分離する一対の隣接列および行導体を分離する１対の隣接行とを具え、各群の４つのデバイス素子は１つの行の第１および第２デバイス素子並びに前記対の隣接行の第３および第４デバイス素子を具え、第１および第２デバイス素子をそれぞれ第２スイッチング素子を経て第１および第２基準導体にそれぞれ結合し、第３および第４デバイス素子をそれぞれ第２スイッチング素子を経て第３および第４基準導体にそれぞれ結合するようにしたことを特徴とする請求項１または２に記載の電子装置。４．第２および第３基準導体は隣接列導体間のスペースに前記アレイを横切って長手方向の延在させて隣接列導体の各対を前記第２および第３基準導体の各々によって分離するとともに第１および第４基準導体を隣接行導体間のスペースに前記アレイを横切って長手方向の延在させて隣接行導体の各対を前記第１および第４基準導体の各々１つによって離間することを特徴とする請求項３に記載の電子装置。５．前記第１および第２スイッチング素子は供給電圧により順方向にバイアスされる際に電流を通過せしめる整流素子とし、デバイス素子をその分離された列導体と第１および第２整流素子間の接続点との間に結合することを特徴とする請求項１〜４の何れかの項に記載の電子装置。６．前記アレイのデバイス素子全部に関連する第２整流素子は基準導体に結合する際に同一方向に配向するすることを特徴とする請求項５に記載の電子装置。７．前記アレイのデバイス素子全部に関連する第１整流素子は行導体に結合する際に同一方向に配向するすることを特徴とする請求項６に記載の電子装置。８．前記整流デバイス素子は薄膜ダイオードを具えることを特徴とする請求項５〜７の何れかの項に記載の電子装置。９．前記第１および第２スイッチング素子は薄膜トランジスタを具え、前記デバイス素子は前記第１および第２トランジスタの双方を経てその分離列導体に結合し、関連する行導体を第１トランジスタのゲートに結合し、基準導体を第２トランジスタのゲートに結合するようにしたことを特徴とする請求項１〜４の何れかの項に記載の電子デバイス 10．前記アレイのデバイス素子全部を分離列導体に結合する際に同一方向に配向するすることを特徴とする請求項１〜９の何れかの項に記載の電子装置。 11．前記デバイス素子の各々はある作動モードにおいて入射光に応答して電荷を蓄積する感光素子を具えることを特徴とする請求項１〜３の何れかの項に記載の電子装置。