JPS6019803B2 - システムインタフェ−ス制御装置 - Google Patents
システムインタフェ−ス制御装置Info
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- JPS6019803B2 JPS6019803B2 JP55094746A JP9474680A JPS6019803B2 JP S6019803 B2 JPS6019803 B2 JP S6019803B2 JP 55094746 A JP55094746 A JP 55094746A JP 9474680 A JP9474680 A JP 9474680A JP S6019803 B2 JPS6019803 B2 JP S6019803B2
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- JP
- Japan
- Prior art keywords
- reset
- circuit
- information processing
- output
- reset signal
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
本発明は複数台の情報処理装置とインタフェースとを有
するシステムインタフェース制御装置に関する。
するシステムインタフェース制御装置に関する。
第１図を参照すると、一般にこの種の俺２報処理菱魔は
、中央処理装置１、入出力制御装置２、メモリインタフ
ェース制御装置３、主記憶装置４、システムオペレータ
パネル５および保守パネル６から構成されている。シス
テムオペレータパネル５は手操作でシステムと対話する
機能と構成制御等のシステム活動情報を表示する機能と
を有している。特に、ィニシャラィズするために、各装
置の電源を投入、切断し、全装置を初期設定しおよび中
央処理装置と構成制御情報で論理的に接続されている装
置をィニシャラィズする機能のそれぞれを有している。
これらの機能はリセット信号線１００，１０１，１０２
および１０３を介して送授される信号で指示され達成さ
れる。保守０パネル６は各装置の電源を投入、切断し、
装置内を初期設定してマイクロ命令を制御記憶に格納し
マイクロ命令を格納せず装置内を初期設定する機能のそ
れぞれを有している。これらの機能はリセット信号線１
０４，１０５，１０６おぐび１０７夕を介して与えられ
るＩＪセット信号の指示で達成されている。各装置、例
えば中央処理装置１ではシステムオペレータパネル５か
ら信号線１００を介して電源オンリセット、システム初
期設定、システムリセットの各信号が与えられ、保守パ
ネル６０から信号線１０４を介して電源オンリセット、
マスクリセットおよびユニットリセットの各信号が送出
される。また中央処理装置内の制御記憶から障害発生時
再起動に必要な初期設定用エラーリセット信号も送出さ
れる。これら各種のリセット信タ号はリセット制御回路
７で受信されクロックを起動させ、一定パルス幅を保証
したりセット信号を作成している。このように、従来の
情報処理装置のリセット制御はリセット起動装置から個
別のインタフェース信号線を介して各種のリセット信号
を受信し各装置毎にリセット制御回路を設けクロツクの
起動、リセットパルス幅の保証動作を行なっているので
、装置間のインタフェースが繁雑となりかつリセット制
御回路を各装置毎に重複して設けるためにハードウェア
量の増大を招くという欠点がある。本発明の目的は上記
欠点を解決し、ハードウェア量の削減を計りかつ障害発
生時の障害探索に有効なシステムインタフェース制御装
置を提供することにある。本発明の制御装置は複数の情
報処理装置とこれＺらの情報処理装置のそれぞれと接続
されるインタフェースを有するシステムインタフェース
制御装置において、前記情報処理装置からの複数種類の
リセット信号を受信する受信回路と、
Ｊ該受信回路のリセット信号をヱンコードするヱン
コード回路と、該ェンコード回路の出力の論理和をとる
論理和回路と、該論理和回路の出力と前記リセット要因
レジス２夕の出力とから前記情報処理装置対応のリセッ
ト信号を作成するＩＪセット信号作成回路と、譲りセッ
ト信号作成回路のリセット信号を前記情報処理装置に転
送する回路と、前記情報処理装置のマイクロ命令の指示
により２前記リセット要因レジスタの内容を読み出す手
段とを含む。
、中央処理装置１、入出力制御装置２、メモリインタフ
ェース制御装置３、主記憶装置４、システムオペレータ
パネル５および保守パネル６から構成されている。シス
テムオペレータパネル５は手操作でシステムと対話する
機能と構成制御等のシステム活動情報を表示する機能と
を有している。特に、ィニシャラィズするために、各装
置の電源を投入、切断し、全装置を初期設定しおよび中
央処理装置と構成制御情報で論理的に接続されている装
置をィニシャラィズする機能のそれぞれを有している。
これらの機能はリセット信号線１００，１０１，１０２
および１０３を介して送授される信号で指示され達成さ
れる。保守０パネル６は各装置の電源を投入、切断し、
装置内を初期設定してマイクロ命令を制御記憶に格納し
マイクロ命令を格納せず装置内を初期設定する機能のそ
れぞれを有している。これらの機能はリセット信号線１
０４，１０５，１０６おぐび１０７夕を介して与えられ
るＩＪセット信号の指示で達成されている。各装置、例
えば中央処理装置１ではシステムオペレータパネル５か
ら信号線１００を介して電源オンリセット、システム初
期設定、システムリセットの各信号が与えられ、保守パ
ネル６０から信号線１０４を介して電源オンリセット、
マスクリセットおよびユニットリセットの各信号が送出
される。また中央処理装置内の制御記憶から障害発生時
再起動に必要な初期設定用エラーリセット信号も送出さ
れる。これら各種のリセット信タ号はリセット制御回路
７で受信されクロックを起動させ、一定パルス幅を保証
したりセット信号を作成している。このように、従来の
情報処理装置のリセット制御はリセット起動装置から個
別のインタフェース信号線を介して各種のリセット信号
を受信し各装置毎にリセット制御回路を設けクロツクの
起動、リセットパルス幅の保証動作を行なっているので
、装置間のインタフェースが繁雑となりかつリセット制
御回路を各装置毎に重複して設けるためにハードウェア
量の増大を招くという欠点がある。本発明の目的は上記
欠点を解決し、ハードウェア量の削減を計りかつ障害発
生時の障害探索に有効なシステムインタフェース制御装
置を提供することにある。本発明の制御装置は複数の情
報処理装置とこれＺらの情報処理装置のそれぞれと接続
されるインタフェースを有するシステムインタフェース
制御装置において、前記情報処理装置からの複数種類の
リセット信号を受信する受信回路と、
Ｊ該受信回路のリセット信号をヱンコードするヱン
コード回路と、該ェンコード回路の出力の論理和をとる
論理和回路と、該論理和回路の出力と前記リセット要因
レジス２夕の出力とから前記情報処理装置対応のリセッ
ト信号を作成するＩＪセット信号作成回路と、譲りセッ
ト信号作成回路のリセット信号を前記情報処理装置に転
送する回路と、前記情報処理装置のマイクロ命令の指示
により２前記リセット要因レジスタの内容を読み出す手
段とを含む。
次に本発明について図面を参照して詳細に説明する。第
２図を参照すると、本発明の実施例は、中央処理装置１
、入出力制御装置２、システムインタフェース制御装置
１１、主記憶装置３４、システムを初期設定し、初期プ
ログラムをロードし、各装置の構成制御情報を設定また
は表示し、各装置の障害状態、プログラム監視等のステ
ータス情報の票示を行なう機能のそれぞれを有するシス
テムオペレータパネル５、保守機能を有し３電源オンリ
セット、ファームウェアロードを指示し装置内を初期設
定するマスクリセットおよびファームウェアロードを指
示せず装置内を初期設定するユニットリセット信号によ
る指示ができる保守パネル６および中央処理装置１およ
び入出力制４御装置２から主記憶装置４に対するメモリ
アクセスを制御する回路（図示せず）と、システムオペ
レータパネル５から電源オンリセット「システム初期設
定、システムリセツト信号を信号線１０８を介して受信
し、また保守パネル６から電源オンリセットトマスタリ
セットおよびユニットリセット信号を信号線１０９を介
して受信し各装置対応のリセツト信号を作成するりセッ
ト一括制御回路１２とを有するシステムインタフェース
制御装置１１から構成されている。第３図はリセツトー
括制御回路１２の詳細な構成を示す図である。
２図を参照すると、本発明の実施例は、中央処理装置１
、入出力制御装置２、システムインタフェース制御装置
１１、主記憶装置３４、システムを初期設定し、初期プ
ログラムをロードし、各装置の構成制御情報を設定また
は表示し、各装置の障害状態、プログラム監視等のステ
ータス情報の票示を行なう機能のそれぞれを有するシス
テムオペレータパネル５、保守機能を有し３電源オンリ
セット、ファームウェアロードを指示し装置内を初期設
定するマスクリセットおよびファームウェアロードを指
示せず装置内を初期設定するユニットリセット信号によ
る指示ができる保守パネル６および中央処理装置１およ
び入出力制４御装置２から主記憶装置４に対するメモリ
アクセスを制御する回路（図示せず）と、システムオペ
レータパネル５から電源オンリセット「システム初期設
定、システムリセツト信号を信号線１０８を介して受信
し、また保守パネル６から電源オンリセットトマスタリ
セットおよびユニットリセット信号を信号線１０９を介
して受信し各装置対応のリセツト信号を作成するりセッ
ト一括制御回路１２とを有するシステムインタフェース
制御装置１１から構成されている。第３図はリセツトー
括制御回路１２の詳細な構成を示す図である。
前記リセット一括制御回路１２はシステムオペレータパ
ネル５から信号線１０８を介して供Ｖ給される・電源オ
ンリセットおよびシステム初期設定信号と、保守パネル
６から信号線１０９を介して供給される電源オンリセッ
ト、マスタリセットおよびユニットリセットの各信号と
、中央処理装置１および入出力制御装鷹２からメモリア
クセスパスを共用した信号線１１０を介して斑給される
エラーリセット信号とを受信するりセット受信回路１３
、リセット受信回路１３の出力の論理和をとるオア回路
１４、リセット受信回路１３の出力すなわち、中央処理
装置１、入出力制御装置２、システムインタフェース制
御装置１１および主記憶装置４への電源オンリセット信
号、システム初期設定信号、システムリセット信号、マ
スタリセット信号、ユニットリセツト信号およびエラー
リセット信号を各装置別に３ビットにェンコードしリセ
ット要因を判別可能とするェンコーダ１５、このェンコ
ーダ１５の出力を保持するりセット要因レジスタ１６お
よびオア回路１４の出力とＩＪセット要因レジスタ１６
の出力とから各装置対応のリセット信号を作成する回路
１７から構成されている。前記ェンコーダ１５のリセッ
ト要因種別コードとりセットの種類を下記の表に示す。
表１ 次に前記制御回路１２の動作を詳細に説明する。
ネル５から信号線１０８を介して供Ｖ給される・電源オ
ンリセットおよびシステム初期設定信号と、保守パネル
６から信号線１０９を介して供給される電源オンリセッ
ト、マスタリセットおよびユニットリセットの各信号と
、中央処理装置１および入出力制御装鷹２からメモリア
クセスパスを共用した信号線１１０を介して斑給される
エラーリセット信号とを受信するりセット受信回路１３
、リセット受信回路１３の出力の論理和をとるオア回路
１４、リセット受信回路１３の出力すなわち、中央処理
装置１、入出力制御装置２、システムインタフェース制
御装置１１および主記憶装置４への電源オンリセット信
号、システム初期設定信号、システムリセット信号、マ
スタリセット信号、ユニットリセツト信号およびエラー
リセット信号を各装置別に３ビットにェンコードしリセ
ット要因を判別可能とするェンコーダ１５、このェンコ
ーダ１５の出力を保持するりセット要因レジスタ１６お
よびオア回路１４の出力とＩＪセット要因レジスタ１６
の出力とから各装置対応のリセット信号を作成する回路
１７から構成されている。前記ェンコーダ１５のリセッ
ト要因種別コードとりセットの種類を下記の表に示す。
表１ 次に前記制御回路１２の動作を詳細に説明する。
リセット信号の論理和出力でリセット信号作成回路１７
が起動され、装置のクロック信号の供給が停止している
場合クロック信号の供孫合を開始させる。また、マイク
ロ秒ＭＳのパルスと同期させ１マイクロ秒ＭＳ幅のＩＪ
セット信号を作成する。リセット要因レジスタ１６の上
位２ビットが“０びの場合マイクロ命令を制御記憶に格
納しなければならないリセットで第１のリセット信号を
制御回路１２から各装置に送出する。リセット要因レジ
スター６の上位２ビットが“０１または１びの場合マイ
クロ命令を制御記憶に格納しないで装置内をリセットす
るりセットで第２のリセット信号を送出する。リセット
要因レジスタ１６の上位２ビットが“１ｒの場合障害が
発生した時に送出する第３のリセット信号を起動する。
これら第１，第２および第３のリセット信号は信号線１
１１，１１２および１１３を介してそれぞれ中央処理装
置１、入出力制御装置２および主記憶装置４に送出され
る。また、中央処理装置１および入出力制御装置２のフ
ァームウェアからメモリアクセスのパス１１１および１
１２を流用して前記レジスター６の内容を読み出すこと
ができる。以上説明したように、中央処理装置１、入出
力制御装置２および主記憶装置４とインタフェースを有
するシステムインタフェース制御装置１１でオペレータ
パネル５および保守パネル６等からの各種リセット信号
を一括受信し、全装置のリセット信号を一括制御するこ
とにより、従来各装置毎に設けられていたりセット制御
回路を削減しハードウェア量の減少を計ることが可能と
なる。
が起動され、装置のクロック信号の供給が停止している
場合クロック信号の供孫合を開始させる。また、マイク
ロ秒ＭＳのパルスと同期させ１マイクロ秒ＭＳ幅のＩＪ
セット信号を作成する。リセット要因レジスタ１６の上
位２ビットが“０びの場合マイクロ命令を制御記憶に格
納しなければならないリセットで第１のリセット信号を
制御回路１２から各装置に送出する。リセット要因レジ
スター６の上位２ビットが“０１または１びの場合マイ
クロ命令を制御記憶に格納しないで装置内をリセットす
るりセットで第２のリセット信号を送出する。リセット
要因レジスタ１６の上位２ビットが“１ｒの場合障害が
発生した時に送出する第３のリセット信号を起動する。
これら第１，第２および第３のリセット信号は信号線１
１１，１１２および１１３を介してそれぞれ中央処理装
置１、入出力制御装置２および主記憶装置４に送出され
る。また、中央処理装置１および入出力制御装置２のフ
ァームウェアからメモリアクセスのパス１１１および１
１２を流用して前記レジスター６の内容を読み出すこと
ができる。以上説明したように、中央処理装置１、入出
力制御装置２および主記憶装置４とインタフェースを有
するシステムインタフェース制御装置１１でオペレータ
パネル５および保守パネル６等からの各種リセット信号
を一括受信し、全装置のリセット信号を一括制御するこ
とにより、従来各装置毎に設けられていたりセット制御
回路を削減しハードウェア量の減少を計ることが可能と
なる。
また、リセツト要因レジスタを設け既存のメモリアクセ
スパスを流用してファームウェアから読み出しハードウ
ェアリセット動作後、ファームウェアによるリセットを
実施するような構成をとることにより装置間のインタフ
ェース信号数を削減し簡易化する効果がある。障害発生
時リセットの履歴がリセット要因レジス外こ残っている
ので有効な障害探索を行なうことができる効果がある。
スパスを流用してファームウェアから読み出しハードウ
ェアリセット動作後、ファームウェアによるリセットを
実施するような構成をとることにより装置間のインタフ
ェース信号数を削減し簡易化する効果がある。障害発生
時リセットの履歴がリセット要因レジス外こ残っている
ので有効な障害探索を行なうことができる効果がある。
第１図は従来の情報処理装置を示す図、第２図は本発明
の一実施例を示す図および第３図は第２図の回路１２の
構成を詳細に示す図である。 第１図から第３図において、１・・・・・・中央処理装
置、２・・・・・・入出力制御装置、３・・・・・・シ
ステムインタフェース制御装置、４…・・・主記憶装置
、５・・・・・・システムオペレータパネル、６・・・
・・・保守パネル、７，８，９，１０・…・・各装置リ
セット制御回路、１１・・・・・・システムインタフェ
ース制御装置、１２・・…・リセットー括制御回路、１
３・・・・・・リセット受信回路、１４……オア回路、
１５……ェンコーダ、１６・・・・・・リセット要因レ
ジスタ、１７・・・・・・リセット信号作成回路。多′
図 姿乙図 そプ図
の一実施例を示す図および第３図は第２図の回路１２の
構成を詳細に示す図である。 第１図から第３図において、１・・・・・・中央処理装
置、２・・・・・・入出力制御装置、３・・・・・・シ
ステムインタフェース制御装置、４…・・・主記憶装置
、５・・・・・・システムオペレータパネル、６・・・
・・・保守パネル、７，８，９，１０・…・・各装置リ
セット制御回路、１１・・・・・・システムインタフェ
ース制御装置、１２・・…・リセットー括制御回路、１
３・・・・・・リセット受信回路、１４……オア回路、
１５……ェンコーダ、１６・・・・・・リセット要因レ
ジスタ、１７・・・・・・リセット信号作成回路。多′
図 姿乙図 そプ図
Claims (1)
- １ 複数の情報処理装置とこれらの情報処理装置のそれ
ぞれと接続されるインタフエースとを有するシステムイ
ンタフエース制御装置において、前記複数の情報処理装
置のそれぞれからの複数種類のリセツト信号を受信する
受信回路と、該受信回路のリセツト信号をエンコードす
るエンコード回路と、該エンコード回路の出力を保持す
るリセツト要因レジスタと、前記受信回路の出力の論理
和をとる論理和回路と、該論理和回路の出力と前記リセ
ツト要因レジスタの出力とから前記情報処理装置対応の
リセツト信号を作成するリセツト信号作成回路と、該リ
セツト信号作成回路のリセツト信号を前記情報処理装置
に転送する回路と、前記情報処理装置のマイクロ命令の
指示により前記リセツト要因レジスタの内容を読み出す
回路とを含むことを特徴とするシステムインタフエース
制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55094746A JPS6019803B2 (ja) | 1980-07-11 | 1980-07-11 | システムインタフェ−ス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55094746A JPS6019803B2 (ja) | 1980-07-11 | 1980-07-11 | システムインタフェ−ス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5720825A JPS5720825A (en) | 1982-02-03 |
| JPS6019803B2 true JPS6019803B2 (ja) | 1985-05-18 |
Family
ID=14118683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55094746A Expired JPS6019803B2 (ja) | 1980-07-11 | 1980-07-11 | システムインタフェ−ス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6019803B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63192828U (ja) * | 1987-05-29 | 1988-12-12 | ||
| JPS6466721A (en) * | 1987-09-08 | 1989-03-13 | Nec Corp | Resetting circuit |
| JPH0650027Y2 (ja) * | 1988-02-15 | 1994-12-14 | 日本電気株式会社 | キーボード |
| JPH03166615A (ja) * | 1989-11-27 | 1991-07-18 | Nec Corp | 初期化要因分析回路 |
-
1980
- 1980-07-11 JP JP55094746A patent/JPS6019803B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5720825A (en) | 1982-02-03 |
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