JPS60194498A - ピツチ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野１ 本発明はテープレコーダの甲回し、遅回しの際に、ピッ
チを元に戻して音色の変化を戻したり、音楽信号のピッ
チを変えて他の楽器や音声どのピッチ合せをする際使用
されるピッチ変換装置に関する。

［発明の技術的背蒙とその問題点１ 音響信号のピッチを変化させる方法として、テープレコ
ーダ等に記録された音響信号を記録時と異なる速度で再
生する方法が知られている。

しかしながら、この方法は時間長が変化し、テンポも変
って実時間での音のピッチ変換を行なうことはできない
。

このため最近、メモリ素子を用いた実時間でのピッチ変
換の可能なピッチ変換装置が開発されている。

第１図は、このような従来のピッチ変換装置の回路ブロ
ック図である。

このピッチ変換装置は、入力信号であるアナログ信号を
ディジタル信号に変換するＡ／Ｄ変換器１と、データを
記憶するメモリ２と、メモリ２のアドレスを切替えるア
ドレス切替え器３と、アドレス切替え器３へ書込みアド
レスを送る書込みアドレスカウンタ４と、アドレス切替
え器３へ読出しアドレスを指示する続出しアドレスカウ
ンタ５と、アドレスの切替え、書込みモード、読出しモ
ードの切換えを行なうメモリ制ｍ器６と、Ａ／Ｄ変換器
１および出込みアドレスカウンタ４ヘクロツタを供給し
メモリ制御器６へ書込み要求を供給する山込みり［１ツ
ク発生器７と、読出しアドレスカウンタ５ヘク［ｌツク
を供給しメモリ制御器６へ読出し要求を供給する続出し
クロック発生器８と、書込みアドレスカウンタ４が一定
のブロック長だけカウントしたとき読出しアドレスカウ
ンタ５をリセットするブロックカウンタ９と、読出しデ
ータをラッチするデータラッチ１０と、データラッチ１
０から供給される続出しデータをアナログ変換するＤ／
Ａ変換器１１とから構成されている。

このような従来のピッチ変換装置では、入力信号はＡ／
Ｄ変換器１によりディジタル信号に変換されて、メモリ
２に書込まれる。このとき、…込みクロック発生器７か
らＡ／Ｄ変換器１ヘサンプルクロツクが供給され、また
由込みアドレスカウンタ４ヘクロツクが供給され、書込
みアドレスカウンタ４のアドレス信号にしたがってアド
レス切替え器３がアドレスの切替えを・行なう。

読出しは書込みクロックと！Ａなるタイミングで行なわ
れ、読出されたデータはデータラッチ１０に一旦ラツチ
された債、ｌ）／Ａ変換器１１を通してアナログ信号に
戻され出力される。

データの読出しの際には、読出しり［ｌツク発生器８か
ら読出しアドレスカウンタ５ヘク［１ツクが供給され、
またデータラッチ１０へはラッチパルスが供給される。

読出しアドレスカウンタ５１まブロックカウンタ９によ
り予め設定されたブ１コック長毎にリセットされる。

メモリ２への書込み、読出しの切替え制御は、書込みク
ロック発生器７および読出しり目ツク発生器８からの書
込み要求と、読出し要求を受電プたメモリ制御器６によ
るアドレスの切替え、書込みモード、読出しモードの切
替えにより行なわれる。

第２図おＪ：び第３図は、このピッチ変換装置の動作を
説明するタイミングヂャートである。

第２図は、書込みクロックより読出しクロックの周波数
が４１１い場合、すなわちピッチを下げる場合を示して
おり、第３図は書込みクロックより読出しクロックの周
波数が高い場合、すなわちピッチを−にげる場合を示し
ている。

これらの図において、（ａ　）は入力データ列、（ｂ）
は出力データ列を示している。

ここで、ブロックの長さは聴感上数１００ｅ＋ｓが必要
とされ、また、ブロック長より長い周期の入力信号は、
ピッチ変換されないのでこの点からはブロック長は長い
ほど好ましい。

しかしながら、ブ［ｌツク長が長いとメモリ２のメモリ
容量が増加づるし、所定のピッチ変換する際消失する消
失データの長さも長くなって聴感上消失された音が認識
されるようになる。このためブロックの長さとしＣは、
通常数１００＋ｍｓ程度が用いられる。

このピッチ変換装置を用い゛Ｃビッヂを下げる場合には
、第２図に示すように、メモリには囚込みクロックの周
波数でＤＩ＋Ｄ２のデータが書込まれる。一方、このデ
ータを読出ＪｊＡ合には、読出しクロックの周波数が磨
込みり［ｌツクのそれより低くなるので、ブロックの終
りまでに出力されるデータは（Ｄｌ）の部分となり、（
Ｄ２）の部分のデータは読出しアドレスカウンタがブ［
１ツク毎にリセットされるため読出ずことができない。

すなわち、この部分のデータＤ２はブ［１ツク毎に消失
することになる。従って、この場合にはテープレコーダ
の遅回しと同様にビッヂが下がり、しかも各ブロック毎
に読出しデータは書込みデータに追付くため、全体の時
間が延びることがなく、実時間でのピッチの変換が行な
われる。

第３図に示したピッチを−Ｆげる場合には、逆に読出し
クロックの周波数が高くなるため、続出しアドレスのリ
セットはブロックの途中で行なわれることになる。すな
わち読出しは、前のデータのＤ３の部分から行なわれ、
次のプ［１ツクでのりＣッ１−までに（Ｄ３）と（Ｄ４
）の部分が読出される。すなわち、（Ｄ３）の部分はリ
セットの前後で重複して読出される。従って、ブロック
内でチープレー１−ダの早回し同様ピッチが立上り実時
間での変換が行なわれる。

ところで、このような従来のピッチ変換装置では、第４
図に示ずＪ：うにブロックの継目で音声信号Ｓに不連続
部分Ｘが生じる。

１−なわち、読出しアドレスカウンタ５のリセットは、
信号の内容と関係なく行なわれるため、確率的に４ｍ号
の連続性が得られることはほとんどなく、従って、この
不連続部分Ｘはブロックの周期で発生し、非常に耳障わ
りで内容が聴きづらくなったり、音響的に不快感を与え
ることが多いという欠点があった。

［発明の目的１ 本発明はこのような従来の欠点を解消すべくなされたも
ので、１０ツク毎の音の不連続によって生じるノイズを
なくし、自然な音が得られるピッチ変換装置を提供する
ことを目的とする。

［発明の概要１ すなわち本発明のピッチ変換装置は、第５図に示すよう
に、入力信号を記憶する記憶手段（Ａ）へ、入力手段（
Ｂ）が予め設定されたブ［１ツク長でリセットを繰返し
つつ所定のタイミングで順次データを書込む。

この記憶手段（Ａ＞へよ込まれたデータは、前記ブロッ
ク長と等しいブロック長でリセットを繰返しつつ前記入
力手段と異なるタイミングで順次読出す２系統の読出し
手段（Ｃ）、（Ｃ）に読出されて、２系統のデータ保持
手段（Ｄ）、（１））に保持される。

データ保持手段（Ｄ）、（１））に保持されたデータは
、データ切換手段（Ｅ）にＪ：りいずれか一方が選択さ
れて出力される。

レベル判別手段（Ｆ）は、ブロック長毎に、２系統の読
出し手段で読出されたデータが一致づる点を検出して、
両者が一致する点を検出したどき前記データ切換手段（
Ｅ）に切換信号を送る。

データ切換手段（Ｅ）は、この切換イ６号に基いてデー
タ保持手段（ｆ））、（Ｄ）に保持されたデータのうち
いずれか一方のデータのみを出力する。

［発明の実施例］ 以下本発明の一実施例を図面を参照して説明する。

第６図は本発明の一実施例の回路ブロック図である。な
お第６図において第１図と共通する部分には同一符号を
付しである。

この実施例のピッチ変換装置は、入力信号であるアナロ
グ信号をディジタル信号に変換するＡ／Ｄ変換器１と、
データを記憶するメモリ２と、メモリ２のアドレスを切
替えるアドレス切替え器３と、アドレス切替え器３へ書
込みアドレスを送る書込みアドレスカウンタ４と、アド
レス切替え器３へ読出しアドレスを指示する読出しアド
レスカウンタ５ａ　、５ｂと、アドレスの切替え、書込
みモード、読出しモードの切換えを行なうメモリ制御器
６と、Ａ／Ｄ変換器１および書込みアドレスカウンタ４
ヘクロツクを供給しメモリ制御器６へ書込み要求を供給
する書込みクロック発生器７と、読出しアドレスカウン
タ５ａ　、５ｂヘク［１ツクを供給し、メモリ制御器６
へ読出し要求Ａ、Ｂを供給する読出しクロック発生器８
と、南込みアト１ノスカウンタ４が書込みアドレスと読
出しアドレスの差がメモリの容和を越えない範囲で予め
定められた一定のブロック長だけカウントしたとぎ読出
しアドレスカウンタ５をリセットするブロックカウンタ
９と、読出しデータをラッチするデータラッチ１０ａ、
１０ｂと、データラッチから供給される読出しデータを
アナログ変換づるＯ／Ａ変換器１１とを備えており、基
本的な構成は第１図に示した従来のピッチ変換装置と同
様である。

しかして、この実施例のピッチ変換装置は、同図に符号
５ａ　、５ｂ　、１０ａ　、１０１１で示ずように、読
出しアドレスカウンタとデータラッチとが２系統設けら
れている。また、それぞれの系統には、データラッチ１
０ａ、１０ｂのいずれかを選択して出力する切替えるデ
ータ切替え器１２と、ブロックカウンタ９からのＡ、Ｒ
切替え要求を受けて、２系統の読出し手段ぐ続出された
データが一致する白を検出し、続出しクロック発生器８
のり［１ツクのタイミングでデータ切替え器１０へＡＢ
切換信号を送るレベル判別器１３どを備えている。

次にこの実施例の各部の動作について説明する。

このピッチ変換装置では、アナログの入力信号はＡ／］
〕変換器１によりディジタルデータに変換され、メモリ
２へ記録される。

メモリ２からの読出しデータはＡ、Ｂ２系統あり、読出
されたデータはそれぞれデータラッチ１（１）ａ、１０
ｂに−Ｈラッチされる。これらＡ、Ｂ２系統のデータは
、レベル判別器１３に供給され、かつデータ切替え器１
２によりいずれか一方が選択され、Ｄ／Ａ変換器１１に
よりアナログ信号に戻されて出力される。

古込みクロツタ発生器７は、Ａ／Ｄ変換器１ヘサンプル
クロツクを供給し、棗込みアドレスカウンタ４ヘクロツ
タを供給し、メモリ制御器６へ書込み要求信号を供給す
る。

読出しクロック発生器８は、読出しアドレスカウンタ５
ａ　、５ｈヘクロツクを供給【ノ、データラッチ１０ａ
、１０ｂヘラツチパルスＡ１１３を供給し、レベル判別
器１３ヘク［１ツクを供給し、メモリ制御器６へ読出し
要求Ａ、Ｂを供給する。

メモリ制御器６は、書込み要求と読出し要求Ａ１Ｂとを
受け、タイミングを取ったうえｅアト１ノス切替え器３
ヘアドレス切替え信号をイ１ξ給し、かつメモリ２へ書
込みモード、読出しモードの選択を行なうためのＲ／Ｗ
信号を供給する。

アドレス切替え器３は、アドレス切替え（、ｉ「］を受
け、書込みアドレス信号、読出しｉ）ドレス信号Ａ、Ｂ
のいずれかを選択し、メモリ２ヘアド１ノスデータとし
て供給する。

レベル判別器１３は、２系統の読出し手段にＪ：り読出
されたデータが予め設定された範囲内で一致した点を検
出しくデータ切替え器１２へＡ　１．’切換信号を供給
する。

ブロックカウンタ９は、書込みアト１ノスカウンタ４か
らの信号を受け、所定のブロック長毎に読出しアドレス
カウンタ５ａ　、５ｂヘリレツＩ〜Ａ１Ｂをそれぞれ供
給する。

次にレベル判別器１３の構成および動作についで説明す
る。

第７図はレベル判別器１３の回路図、第８図はその動作
を示ずタイミングチャートである。

レベル判別器１３におけるレベルの一致、不一致は、デ
ータの全ピッｉ−の一致、不一致で判断しＵ　ｔ８）Ｊ
：いが通常は一致頻度を高くするため上位の複数桁の一
致、不一致で判断する。

この実施例のレベル判別器１３は、ＡＢ一致回路１３ａ
１フリップ・７０ツブ回路１３わとを有し−Ｃいる。

フリップフ［ｌツブ回路１３ｂのＲ端子には一致検出回
路の一致検出信号とＡ、Ｂ切替え要求の反転された信号
の論理積が加えられ、Ｓ端子には一致検出回路の一致検
出信号とＡ、Ｂ切替え要求の論理積が加えられられる。

このレベル判別器１３においては、Ａ、Ｂ切替え要求が
゛０′°レベルのときは、一致検出回路の一致検出信号
が゛１″レベルとなってもＡ、Ｂ切替え信号は出力され
ない。

Ａ、Ｂ切替え要求が″゛１″１″レベル致検出回路の一
致検出信号が“１１″レベルどなったとぎはじめてＡＳ
Ｂ切替え信号が１１１１＋レベルで出力される。

Ａ、Ｂ切替え要求が１１０　ＩＴレベルでの一致検出回
路の一致検出信号が゛１″レベルとなるどＡ１Ｂ切替え
信号は゛０″レベルとなる。

次にこの実施例の動作を第９図ないし第１２図を参照し
ながら説明する。

入力信号は一定周期でサンプルされ、Ａ／Ｄ変換器１で
ディジタル信号に変換された後、川込みアドレスカウン
タ４に応じてメモリ２に順次記録される。

メモリ制御器６は書込み要求、読出しり△、Ｂを受けて
メモリの記録モード、読ｊｌ″！（ノモードの切替え、
アドレスデータの切替えを時間的にｔＩ複しないように
制御する。

読出しは書込みと異なるタイミングで、２系統Ａ、Ｂに
ついて行なわれ、ブロック毎に交！７に読１１１１ノ系
統が切替えられて、Ｄ／Ａ変換器１１を通して出力され
る。

第９図（ａ　）は、入力信号系列を示しており、（ｂｌ
）、（ｂｌ）は読出し周期が書込み周期より長い場合の
２系統の出力信号系列を示している。

２系統の読出しアドレスカウンタ５ａ　、５ｂは、ノ１
」ツク周期毎に交りにリヒットされる（第９図でムで示
しＣいる）。いま（ｂ＋）、（ｂｌ）の読出し系統を（
Ｃ）のＪ：うに一定周期で切替えて読出せば、従来例と
まったく同様の信号となり、第４図に示した信号の不連
続が生じる。

Ｊ：た、（ｌｌ＋）、（ｂｌ）の読出し系統を切替えて
出力覆るとき、両省の信号レベルが一致した時点で切替
えるようにすると、（ｄ　）のような切換時点間の艮ざ
が異なる信号系列が得られる。

この切替えのタイミングは以下のように決定される。

第１０図に示？ｌ−Ｊ：うに（ａ　）と（１）　）の信
号を繋ぎ合せる場合、違和感が少なく自然に聞こえるの
は、同図にＸ点で示ず、信号レベルが一致する時点であ
る。このレベルは任意に設定することができるが、設定
レベルが高過ぎたり、あるいは低過ぎたりすると（ａ　
）、（ＩＩ）信Ｙ）の１ノベルが一致するまでに時間を
要しメモリ容饋を大ぎくする必要が生じるので、もっと
も出現！ｌ’ｉ［ｌ１１の高い零Ｖ電位を基準レベルと
１にとが望ましい。このような点で繋ぎ合された信号は
、同図（Ｃ）に示づように、信号レベルの不連続がなく
なり、自然な音声として聞き取ることができる。

この実施例におＩＪるレベル判別器１３は、このように
２種の信号を信号レベルを一致さロー（繋ぎ合せるため
に、信号レベルが零Ｖの時点でＡ１１３両データが一致
したどき出力データを切８λＣいる。

第１１図は本発明の他の実施例の要部を示Ｊブロック図
である。

この実施例のピッチ変換装置は、前述した実施例におけ
るレベル判別器１３に代えて、それぞれの系統に読出さ
れた信号レベルが予め設定されたレベルになったことを
検出する、レベル検出器１４ａ、１４ｂと、ブロックカ
ウンタ９からのＡ１Ｂ切替え要求とレベル検出器１１ａ
、１４ｂからのレベル検出信号を受けて読出しクロック
発生器８のクロックのタイミングでゲート１５ａ、１５
ｂヘゲ一ト信号を供給するレベル制御器１６とを備えて
いる点を除いて、第６図に示した実施例と同一構成であ
る。

次にこの実施例の各部の動作について説明する。

メモリ２からの読出しデータはＡ、Ｂ２系統あり、読出
されたデータはそれぞれデータラッチ１０ａ、１０ｂに
−Ｈラッチされる。これらＡ、Ｂ２系統のデータは、レ
ベル検出器１４ａ、１４ｂに供給され、かつデータ切替
え器１２によりいずれか一方が選択され、Ｄ／Ａ変換器
１１によりアナログ信号に戻されて出力される。

読出しり１コック発生器８は、読出しアドレスカウンタ
５ａ、５ｂへゲート１５ａ、１５ｂを介してクロックを
供給する。

次にこの実施例の動作を第１２図を参照しながら説明Ｊ
る。

この実施例にお【）るレベル検出器１４ａ、１４ｂおよ
びレベル制御器１６は、Ａ１［３２１！ｌ１１７）信号
を信号レベルを一致さけて繋ぎ合せるために、一方の信
号を予め設定された電位レベル、例λば零Ｖ電位点で保
持して、時間的にシフトさせている。

第１２図（７）（ａ）、（１））は、それぞれり１１１
図の回路ブロック図のデータＡ系列、データ日系列にお
ける信号である。

いま信号を簡単のために正弦波どすると、データＡの系
列のレベル検出器１４ａはＸの時点で設定されたレベル
（この実施例では零Ｖ）を検出ｌノ、またデータ日系列
のレベル検出器１４　ｂ　４；ｔ　Ｙの時点で設定され
たレベルを検出する。このレベルの検出信号を受けて１
ノベル制御器１６は、同図（０）のようなゲート信号を
ゲー１−１５ａへ入力する。

そうすると読出しアドレスカウンタ５ａへのり［１ツク
Ａの供給は停止され［第１２図（ｉ）］、読出しアドレ
スカウンタ５ａは停止１−１“る。従って、読出し信号
は一定値を持続することとなる［第１２図ａ］。

次に、日系列の信号のレベル検出時点［第１２図（ｆ）
］でゲート信号Ａは元に戻るため［第１１図（ｇ）１、
読出しアドレスカウンタＡは再び動作を始める［第１２
図（ｉ）］。このためＹの時点でＡ系列と日系列の信号
は互いに信号のレベルが合った状態となる。このＹの時
点でデータ切換４３号が与えられ［第１１図（β）］、
出力アナ１１グデータは同電位レベル点で切替えられる
［第１２図（ｎ）］。

レベル検出は、まず、現在出力していない方のデータ列
で検出され［第１２図（ｅ）、（ｍ）］、この系列のア
ドレスカウンタを停止し、その後に現在出力している方
のデータ列で検出し［第１２図（ｆ）、（Ｉｌｌ）］、
先のアドレスカウンタの再動作を開始し、出力データ列
を切替える一連の動作を交互に繰返すことにより連続し
た信号系列が得られ「第１２図（ｎ）］、信号の繋ぎ目
での不連続層による箱音や異常音を排除することができ
る。

なお以上の実施例では書込み周期より読出し周期が長い
場合について説明したが、読出し周期が書込み周期より
短い場合にも同様であり、これによって信号の不連続を
生じることなくピッチを高くすることができる。

なお、以上の実施例では、メモリ２どしてディジタルメ
モリを使用した例について説明したが、本発明はかかる
実施例に限定されるべぎものではなく、ＢＢＤ、ＣＣＩ
）素子のにうむアナ１］グメモリを使用することも可能
である。この場合△／ｒ）変換器およびＩ’）／Ａ変換
器は省略することができる。

［発明の効果］ 以上説明したように本発明によれば、音響信号を実時間
でピッチ変換する際、音の不連続によるノイズや不快音
を取除き自然な音のピッチ変換を行なうことができる。

また、本発明のピッチ変換装置は、ディジタルロジック
回路で実現できるので、集積回路とすることも容易であ
る。

【図面の簡単な説明】

第１図は従来のピッチ変換装置の回路ブロック図、第２
図および第３図は従来のピッチ変換装置の動作を説明す
るためのタイミングチャート、第４図は従来のピッチ変
換装置によりピッチ変換を行なった際生じる音声信号の
不連続部分を示す図、第５図は本発明のピッチ変換装置
の構成を概略的に示すブ１−１ツタ図１、第６図は本発
明の一実施例の回路ブ［１ツク図、第７図はレベル検出
器の回路図、第８図はその動作を示すタイミングチャー
ト図、第９図はＡＳＦ３系統切換時におけるブロックの
状況を示すタイミングチャート、第１０図は本発明にＪ
：り信号が連続する状態を示す図、第１１図は本発明の
他の実施例の要部を示すブロック図、第１２図はこの実
施例の動作を説明するためのタイミングチャー１−図で
ある。 １・・・・・・・・・・・・Ａ／Ｄ変換器２・・・・・
・・・・・・・メモリ ３・・・・・・・・・・・・アドレス切替え器４・・・
・・・・・・・・・書込みアドレスカウンタ５．５ａ　
、５ｂ・・・読出しアドレスカウンタ６・・・・・・・
・・・・・メｔり制御器７・・・・・・・・・・・・出
込みり１１ツク発生器８・・・・・・・・・・・・読出
ｌツクロック発ｌｉ器９・・・・・・・・・・・・−ｆ
　［’ｌツクカウンタ１０．１０ａ　、１０ｈ　−・・
データラッ＝Ｊ１１・・・・・・・・・・・・ｒ）　／
　Ａ　ｅ換器１２・・・・・・・・・・・・データ用台
え器１３・・・・・・・・・・・・フ“−夕刊別器１４
ａ、１１・・・レベル検出器 １６・・・・・・・・・・・・レベル制御器代理人弁即
−１須　山　仏　−

Claims (1)

【特許請求の範囲】
1. （１）（イ）入力信号を記憶する記憶手段と、（ロ）こ
   の記憶手段へ予め設定されたブロック長でリセットを繰
   返しつつ所定のタイミングで順次データを書込む入力手
   段と、 （ハ）前記記憶手段に書込まれたデータを前記ブロック
   長と等しいブロック長Ｃリセツ１〜を繰返１ノつつ前記
   入力手段と異イ【るタイミングで順次読出す２系統の読
   出し手段と、 （ニ）前記データ保持手段のうち、いずれか一方を選択
   して保持されたデータを出力するデータ切替え手段と、 （ホ）前記ブロック長毎に、２系統の読出しし手段で読
   出されたデータを比較しＣ両者の差が一定値以下となっ
   たとき前記データ切替え手段に切替え信号を送るレベル
   判別手段とを有することを特徴とするピッチ変換装置。