JPS6365496A - キ−アサイナ方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は電子楽器におけるキー関係の操作状況をメモリ
に書込み、プロセッサにより読出して発音するときのキ
ーアサイナによるアサイナ方式に関する。

電子楽器におけるキーの数と比較し、楽音発生器の信号
源の数は少なく設置されているため、チャネル数と略同
数のキーが閉じられたとき、発音する音源について整理
指定する「アサイナ」が必要となった。このときプロセ
ッサの処理について要処理時間（処理スピード）が遅く
なり勝ちになったから、早く処理する方式を開発するこ
とが要望された。

［従来の技術］ 第９図は電子楽器のブロック構成図を示す。第９図にお
いて、１は鍵についてのキー開閉器、２はキーアサイナ
、３は楽音信号発生器、４はエンベロープ発生器、５は
エンベロープメモリ、６は信号増幅器、７はスピーカ、
２０はマイクロプロセッサ、２１はアサインメントメモ
リ、２２は押鍵順番メモリ、２３は離鍵順番メモリを示
す。キー開閉器１における押鍵操作情報はキーアサイナ
２から走査され、押鍵位置・タッチスピードなどを検出
する。通常は押鍵情報をキーアサイナ２に内蔵するメモ
リに格納する。次にメモリから読出した情報に基づきエ
ンベロープ発生器４においてエンベロープ波形を得て、
楽音信号発生器３に印加する。一方、押鍵操作信号はそ
の一部が直接、楽音信号発生器３に印加され、所定の楽
音を発生し、その音がエンベロープ発生器４からの信号
により変調される。エンベロープ波形のついた楽音を得
てスピーカ７から発音する。

キーアサイナ２における処理方式は従来下記の３種類の
ものが実用化されている。

■は「先押優先アサイナ」 であって、時間軸上で押鍵が検出された順序にメモリを
割当て格納して行く方式である。この方式は簡潔な処理
で済む。

■は「高音優先アサイナ」 であって、その内中抜きアサイナと呼ばれる方式では、
音の高さの順に並べた軸上で、押鍵された鍵コードにつ
いて低音側からＳチャネル、高音側からＴチャネル（Ｓ
＋Ｔ＝Ｎ）を割当てる方式である。時間軸上で処理しな
いが、その割に演奏者に不具合を感じさせない。新たな
押鍵が検出されたときは、その都度Ｎチャネル全ての割
当てをやり直す必要がある。

■は「後押優先アサイナ」 であって、時間軸上で相次いで押鍵が検出されたとき、
時間的に後の方の押鍵に対して優先的に割当てる方式で
ある。割当てるチャネルの決定法は複雑である。例えば
割当てチャネルの中にキーオフチャネルがある場合は、
それらのキーオフチャネルの中で最も早くキーオフされ
たチャネルへ割当てる。若し全てのチャネルがキーオン
状態の場合はそれらのキーオンチャネルの中で最も早く
キーオンされたチャネルへ割当てるようにすることであ
り、演奏者が最も不具合を感じない方式とされている。

　この方式を実行するため、第９図に示すようにアサイ
ンメントメモリ２１．押鍵順番メモリ２２．離鍵順番メ
モリ２３を具備することを必要とし、マイクロプロセッ
サ２０はそれらメモリについて情報を処理する。即ち情
報が全メモリに割当てられてないとき、空きチャネルの
中で離鍵メモリ２３を参照し最も早くキーオフされたチ
ャネルに対し割当てを行う。また全チャネルが使用中の
とき押鍵順番メモリ２２を参照し最も早くキーオンされ
たチャネルに対し書直しを行う。

［発明が解決しようとする問題点］ 第９図に示す方式は構成として、メモリを３組必要とし
、処理動作のためマイクロプロセッサは多量の時間を要
する。そのため高速動作の可能なプロセッサを準備する
から、大型で高価となる欠点があった。

本発明の目的は前述の欠点を改善し、構成を掻力節素化
しても高速処理が可能で、且つ演奏者が演奏中に不具合
を惑しさせないような電子楽器のキーアサイナ方式を提
供することにある。

［問題点を解決するための手段］ 第１図は本発明の原理構成を示すブロック図である。第
１図において、１はキー開閉器、２はキーアサイナ、３
は楽音信号発生器、４はエンベロープ発生器、５はエン
ベロープメモリ、２０はマイクロプロセッサ、２１はア
サインメントメモリ、２２は押鍵順番メモリを示す。

アサインメントメモリ２１には楽音信号発生器３におけ
る信号源の数と等しいか又は少ない数の割当てチャネル
数Ｎを有し、キー番号・キーのオン／オフなどの情報を
格納する。押鍵順番メモリ２２には」亥チャネル数と同
じＮワードからなりそれぞれにチャネル名を格納する。

プロセッサ、２０はキー開閉器１の開閉について走査し
た情報に基づいて各メモリの書込み・読出しを制御する
。これらで構成されるアサイナ２と楽音信号発生器３を
有する電子楽器において、本発明は下記の構成とする。

即ちマイクロプロセッサ２０はアサインメントメ上９２
１０割当て状況を見て、少なくとも１チャネルのキーオ
フチャネルがあって新たな押鍵が検出されたときは、キ
ーオフチャネルの中で最も早く検出されたチャネルに対
し割当てる。若し、全チャネルがキーオンであって、更
に新たな押鍵が検出されたときは、キーオンチャネルの
中で最も早く押鍵されたチャネルに対し割当てを行うよ
うに制御することである。

［作用］ キーアサイナ２から走査して、キー開閉器１が操作され
たことを知り、例えばキーオンを検出したとき、全チャ
ネルの中で最も古く押鍵されたことを格納したチャネル
を探すこと、キーオフチャネルの中で最も古いチャネル
を探すことなどの処理を進め、アサインメントメモリ２
１．押鍵順番メモリ２２に対し必要な情報を格納する。

このときの処理が前述のようにアサインメントメモリ２
１のオフチャネルの有無により決定される。

またキーオフを検出したときは、アサインメントメモリ
２１ヘオフデータを書込み、押鍵順番メモリ２２のオフ
処理を行う。

アサインメントメモリ２１に既に割当てられたいるチャ
ネルのキー番号と同じキー番号を持つ新たな押鍵が発生
したとき、同一のキー番号を有するチャネルに割当てる
。

［実施例コ 第２図は本発明実施例の構成を示すプロ・ツク図である
。キーアサイナ２は前述のようにキー開閉器１を走査し
キーの押離鍵状況などを検出する必要がある。そのため
第２図に示すキー検出器２４を設け、キー検出器２４内
にはキー走査部２５、第１タツチデータメモリ２６、新
キーデータメモリ２７を具備する。キーアサイナ２には
マイクロプロセッサ２０、アサインメントメモリ２１、
押鍵順番メモリ２２の外に旧データメモリ２８、区域カ
ウンタ２９、キー走査カウンタ３０、ビットカウンタ３
１、優先順番カウンタ３２、ＥＯＲ回路３３を具備して
いる。

以下第３図のキーアサイナ２の処理動作を示すフローチ
ャートにより説明する。第３図のステップ（１１におい
て区域カウンタ２９を零とする。次にステップ（２）に
おいてキー走査カウンタ３０を零とする。第２接点ＳＷ
２の状態について前回走査したデータの格納されている
旧データメモリ２８からキー走査カウンタ３０に対応し
たデータ、即ちアドレス零のデータを読出す。このデー
タについて新たに走査して得たデータ（新キーデータ）
との比較をステップ（５）におい行う。このときＥＯＲ
回路３３を使用する。比較するデータは４ビット単位で
あって、４つの鍵についてオン／オフ変化の検出が一度
にできる。変化がないときステップ（６）においてキー
走査部２５は、次にキー走査カウンタ３０を＋１して同
様に処理する。ステップ（７）においてキー走査カウン
タ３０がオーバしたときは区域カウンタ２９を＋Ｉして
（ステップ（８））同様に処理することを繰り返す。区
域カウンタ２９がオーバしたとき処理終了とする。この
キー走査部２５の動作でキー状況変化の検出速度が上が
り、プロセッサ２０の負担が軽減する。なお、前述の「
区域」とは鍵盤を識別して示すことで例えば下表のよう
に定めている。

ここで先に、キー走査部２５にＡ・旨するイニシャル・
タッチデータメモリ２６と旧キーデークメモＩＪ２７へ
のデータ格納について説明する。第４図は６１鍵盤を有
する楽器の場合を示す。イニシャル・タッチデータメモ
リ２６は言わば押鍵速度を検出し格納する場所で、第４
図では７ビツト構成となっている。最上位、の１ビツト
は第２接点ＳＷ２の状態を示し、例えば“１”のときキ
ーオン状態を、“０”のときキーオフ状態を示している
。

アドレスが鍵盤と１対１に対応していて、小さいアドレ
スが低い音高となっている。なお番地８０Ｈより下方で
はスイッチの状態を示している。第１接点ＳＷＩについ
てＳｌ、第２接点ＳＷ２についてＳ２と記している。そ
のためＳ２は対応する鍵のイニシャル・タッチデータの
バイト最上位ビットと同一である。また−印の位置には
鍵盤がない。

次に第５図は旧データメモリ２７のデータ格納を示して
いる。メモリの構成上１６バイトで全鍵の情報が格納で
き１バイトのうち上位４ビツトで各鍵のオン／オフ状態
を示している。また第４図の下方の第２接点ＳＷ２の内
容と同一であり、状態変化が生じたときのみ新データ格
納を行う。

ここで第３図における条件分岐ステップ（５）以降の動
作説明を続ける。ステップ（５）において状況変化の起
こったことが検出されたとき、ステップ（１０）におい
てピントカウンタ３２を零としておく。

前記第１タフチデータメモリ２６における４ビツトデー
タのうち何処のビットに変化が起こったかを調べる。そ
のため４ビツト中の最下位ビットから１ビツトずつ調べ
るため、ステップ（１１）においてビットカウンタ３１
の示す零番ビット以外をマスクして、もう一度新ビット
＝旧ビットをチェックする。ステップ（１２）では変化
がないときステップ（１３）においてビットカウンタ３
１を＋１して処理する。変化が検出できるまで繰り返し
、次に変化のあったビットについてステップ（１５）に
おいてチェックし、例えばデータビットが“１”であれ
ばキーオンに変化し、　　０″であればキーオフに変化
したと判断し、それぞれの処理に移る。

〔キーオフ処理について〕

キーオフ検出を行ったビットは、前述のように第２接点
ＳＷ２の情報のみであるから、第１接点ＳＷｌの情報に
ついても確認をしておく必要がある。そのため第３図の
ステップ（１７）と（１８）の処理動作を行って、第１
接点ＳＷＩがオフであったかどうかチェックする。次に
そのキーオフを確認してから、ステップ（１９）におい
てキー番号を得る。

次にステップ（２０）と（２１）において、後述のアサ
インメントメモリ２１上にそのキーオフされたキー番号
に対応するキーオン状態のチャネルがあるかどうかを調
べる。探し出せた場合はそのチャネルへキーオファサイ
ン（実際の処理はオン／オフビットをオフとするのみ）
を行う処理としてステップ（２２）を行う。１２チャネ
ル全部を探しても無い場合はキーオファサインを行わず
に、旧キーデータメモリ２８の書換え処理をステップ（
２８）で行う。

キーオファサインを行った場合は後述の押鍵順番メモリ
２２の処理をステップ（２３）において行う。

この処理はキーオファサインしたチャネルと同じチャネ
ル番号を押鍵順番メモリ２２の中から探し出しそのオン
／オフビットが必ずオンとなっている筈なので、オフと
する処理を行う。その後に旧キーデータメモリ２８の対
応するビットをキーオフとする。押鍵順番メモリ２２内
のオン／オフビットを無くしてアサインメントメモリ内
のオン／オフビットを参照しても良い。

〔キーオン処理について〕

第３図のステップ（１６）によってキーオンが検出され
たら、キーオンアサイン処理を行う。最初はキー番号・
イニシャル・タッチデータ（押鍵速度など）を作る処理
をステップ（２５）　（２６）で行う　（第３図Ｂに続
く）。先ずキー番号はキー走査カウンタ３０とピントカ
ウンタ３１の値によって一義的に定まるのでこれに一定
値の加算演算を行うことにより作る。例えば鍵の０２〜
Ｃ７を走査する場合、Ｃ２の走査カウンタ３０と、ピン
トカウンタ３１は「０」であり、ＣＯのキー番号を零と
すれば一定値を２４として加算することとなる。イニシ
ャル・タッチデータ（押鍵速度を示すデータ）はキー走
査部２５において一次データが得られているから、テー
ブルを参照して変換と校正により所定のデータが得られ
る。そこでアサインメントメモリ２１の中に同じキー番
号でオン／オフビットがオフとなっているチャネルを探
すように条件分岐ステ・７プ（２８）へ移る。これは同
一鍵で早くオンオフを繰り返したとき、同一チャネルに
割当て（アサイン）しないで、上述のように他のチャネ
ルにアサインすると、特にサスティンが長くかかった音
色の場合など音量が段々と大きくなって行き不自然とな
るからである。条件分岐（２８）によって同一チャネル
が探し出せたら、押鍵順番メモリ２２の探し出したチャ
ネルのオン／オフピットをオンとして、処理ステップ（
２６）によって得られた第１り・ンチデータをアサイン
メントメモリ２１へ書込み、オン／オフピットをオンと
する処理ステップ（３３）を行う。このときキー番号は
以前と同じであるから書込まない。条件分岐ステップ（
２８）が１２チャネル分行ってみても同一のキー番号が
探し出せない場合は、押鍵順番メモリ２２の中にキーオ
フのチャネルがあるかどうかを探す条件分岐ステップ（
２９）へ移る。このやり方は押鍵順番メモリ２２の先頭
番地（アドレス）からオンオフビットだけを次々と調べ
、最初に見つかったキーオフチャネルを探し当てたチャ
ネルとする。また同じメモリ２２のキーオフチャネルの
中で最も先に押鍵されたチャネルを探すステップ（３１
）も行う。

このとき押鍵順番メモリ２２の先頭アドレスから調べて
最終アドレスまでのオンオフビットが全てオンであった
場合は、押鍵順番メモリ２２のアドレス付けが先頭アド
レスからキーオンの古い順に並んでいるので、押鍵順番
メモリ２２の先頭が示すチャネルを探し当てたチャネル
とする処理をステップ（３０）で行う。

以上の処理ステップ（３０）　（３１）　（３２）の何
れかが終了した後に、アサインメントメモリ２１への割
当て処理をステップ（３３）で行い、次に後述の押鍵順
番メモリ２２についての処理をステップ（３４）乃至（
４１）で行う。若しステップ（３９）においてエラーと
なったときは、電源投入時のリセソトルーチンヘジャン
ブする。次に第２接点ＳＷ２に対する旧キーデータメモ
リ２８の書換え処理をステップ（４２）で行い、キーオ
ン処理が終了する。

次にアサインメントメモリ２１について説明する。第６
図はアサインメントメモリ２１のデータ格納状況を示す
図で、この場合は１２チャネル分のデータを格納し、発
音のために必要な情報である。各チャネルは２バイトで
構成され、最初の１バイトはキーのオン／オフ情報とキ
ー番号情報でそれぞれ１ビツトと７ビツトとなっている
。次のバイトはイニシャル・タッチ情報（押鍵速度情報
）と区域情報でそれぞれ６ビツトと２ビツトとなってい
る。キー開閉器１に対し走査して状況変化のあったキー
のオン／オフチェックをした後に、処理されたデータが
このメモリ２１に格納され、楽音信号発生器を制御して
発音の開始・停止などが行われる。

押鍵順番メモリ２２は第７図に示すようにアサインメン
トメモリ２１と同様の１２バイトのメモリ（１２チャネ
ルの場合）で構成する。各チャネルは１バイトからなり
、内訳はキーのオン／オフ情報とアサインしたチャネル
番号でありそれぞれ１ビツトと４ビツトである。このメ
モリはアサインメントメモリ２１にキーオン・アサイン
された時のそのチャネルを記憶し、キーのオン／オフ状
態を示すものである。このメモリは先頭アドレスに最も
古くチャネル名を格納する方式としている。

第８図に示す図を参照すると、第８図は押鍵順番メモリ
の第１ビツトのみを横並びさせて示している。左側から
アドレス０，１．２−１１と並んでいて、図（８−１）
は電源投入時（リセット時）のデフォルト状態であって
、電源投入の後最初に押鍵された鍵はチャネル「０」へ
割当てられる。

次に図（８−２）のようにチャネルｒＡ、１．５゜６」
の４つのチャネルがキーオンで、他のチャネルがキーオ
フであった時に、新たな押鍵があってキーオフチャネル
の中に同じキー番号のチャネルがなかったとすると、キ
ーオフチャネルの中で最も早く押鍵されたチャネルｒＢ
Ｊを探し出して、図（８−３）に示すようにそのチャネ
ルの優先順位を捨てる。そして図（８−４）に示すよう
に図（８−３）で捨てた優先順位以降を全て左側の１つ
若いアドレスヘシフトさせる。そして図（８−５）に示
すようにＨ１＆のアドレスへ今回新しくアサインしたチ
ャネルｒＢＪを書込む。そしてチャネルｒＢＪがキーオ
フとなると、図（８−６）に示すようになり、新たにチ
ャネルｒＢＪと同じキー番号の鍵がキーオンされた場合
に図（８−７）に示すようになる。これは同一鍵のオン
／オフを繰り返した時の押鍵順番メモリ２２の処理であ
る。

次に図（８−８）に示すように１２チャネルが共にキー
オンであって、更に新しい押鍵があったときは、キーオ
フのチャネルがないためにキーオンチャネルの中で最も
早く押鍵された鍵、つまり図（８−９）に示すように最
も左の古いアドレスに格納されているチャネル「Ａ」へ
割当てる。したがってそれ以降のアドレスの内容は１つ
ずつシフト（ポツプアンプ）され、図（８−１０）に示
すようになり、最後の空いたアドレスにチャネルｒＡＪ
を書込んで図（８−１１）に示すようになる。

［発明の効果］ このようにして本発明によると、離鍵順番メモリを使用
すること無く押鍵順番メモリとアサインメントメモリと
を有効に使用している。マイクロプロセッサを使用して
そのプログラムステップ数が従来の後押優先方式の場合
と比較し約２／３で済むから、処理時間も減少できる。

【図面の簡単な説明】

第１図は本発明の原理構成を示す図、 第２図は本発明実施例の構成を示す図、第３図は第２図
の動作フローチャート、第４図はイニシャル・タッチデ
ータメモリの格納データを示す図、 第５図は旧データメモリの格納データを示す図、第６図
はアサインメントメモリの格納データを示す図、 第７図は押鍵順番メモリの格納データを示す図、第８図
は押鍵順番メモリの使用状態を説明するための図、 第９図は従来の電子楽器の構成を示すブロック図である
。 １−・−キー開閉器 ２−・キーアサイナ ３・・−楽音信号発生器 ４・−エンベロープ発生器 ５・・−エンベロープメモリ ６・・・信号発生器　　　　７・・・−スピーカ２０・
−マイクロプロセッサ ２１−アサインメントメモリ ２２・・−押鍵順番メモリ ２３・−離鍵順番メモリ ２４・−・キー検出器 ２５・・・キー走査部

Claims (1)

1. 【特許請求の範囲】 I 、楽音信号発生器における信号源の数と等しいか又
   は少ない数の割当てチャネル数Ｎを有し、キー番号・キ
   ーのオン／オフなどの情報を格納するアサインメントメ
   モリ（２１）と、該チャネル数と同じＮワードからなり
   それぞれチャネル名を格納する押鍵順番メモリ（２２）
   とを具備し、キー開閉器（１）の開閉について走査した
   情報に基づいて各メモリの書込み・読出しを制御するプ
   ロセッサ（２０）を有する電子楽器において、 アサインメントメモリ（２１）に少なくとも１チャネル
   のキーオフチャネルを有し、新たな押鍵が検出されたと
   き、該キーオフチャネルの中で最も早く押鍵されたチャ
   ネルを押鍵順番メモリ（２２）の情報に基づいて検出し
   、該チャネルを新たに押鍵された鍵のチャネルとして割
   当て、 Ｎチャネルの全てがキーオンチャネルであって新たな押
   鍵が検出されたとき、キーオンチャネルの中で最も早く
   押鍵されたチャネルを押鍵順番メモリ（２２）の情報に
   基づいて検出し、該チャネルを新たに押鍵された鍵のチ
   ャネルとして割当てることを特徴とする電子楽器のキー
   アサイナ方式。 II、アサインメントメモリ（２２）に既に割当てられて
   いるチャネルのキー番号と同じキー番号を持つ新たな押
   鍵が発生したとき、該同一のキー番号を有するチャネル
   に割当てることを特徴とする特許請求の範囲第１項記載
   の電子楽器のキーアサイナ方式。