JPS60187019A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPS60187019A JPS60187019A JP4201384A JP4201384A JPS60187019A JP S60187019 A JPS60187019 A JP S60187019A JP 4201384 A JP4201384 A JP 4201384A JP 4201384 A JP4201384 A JP 4201384A JP S60187019 A JPS60187019 A JP S60187019A
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- Japan
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- lens barrel
- circuit
- processing
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Links
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- 230000010354 integration Effects 0.000 claims abstract description 16
- 230000010365 information processing Effects 0.000 claims description 10
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
Landscapes
- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、情報処理技術、特に、情報処理におい【発生
する誤り（エラー）を検出する技術に関し、たとえば、
描画装置において、格納されたパターンデータから鏡筒
を制御する信号を得るための処理に利用して有効な技術
に関する。
する誤り（エラー）を検出する技術に関し、たとえば、
描画装置において、格納されたパターンデータから鏡筒
を制御する信号を得るための処理に利用して有効な技術
に関する。
半導体装置の製造において、電子線描画装置な使用する
場合、磁気テープ等に格納されたパターンデータにコン
、ピユータ等により所定の処理を加えて鏡筒を制御する
ための信号を得る必要があると考えられる。
場合、磁気テープ等に格納されたパターンデータにコン
、ピユータ等により所定の処理を加えて鏡筒を制御する
ための信号を得る必要があると考えられる。
しかし、処理して得られた信号により鏡筒を制御する場
合、処理部のエラーが検出されないため、描画の信頼性
が低下するという問題点があること゛が、本発明者によ
って明らかにされた。
合、処理部のエラーが検出されないため、描画の信頼性
が低下するという問題点があること゛が、本発明者によ
って明らかにされた。
本発明の目的は、高い信頼性を得ることができる情報処
理技術を提供することにある。
理技術を提供することにある。
本発明の前記ならびに、ｔの他の目的と新規な特徴は、
本明細書の記述および添付図面から明らかになるであろ
う。
本明細書の記述および添付図面から明らかになるであろ
う。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
を簡単に説明すれば、次の通りである。
すなわち、処理結果を積算し、この解とあらかじめめら
れた正解とを比較することにより、処理部におけるエラ
ーを確実に検出するようになして信頼性を高めるように
したものである。
れた正解とを比較することにより、処理部におけるエラ
ーを確実に検出するようになして信頼性を高めるように
したものである。
第１図は本発明の一実施例である電子線描画装置を示す
ブロック図である。
ブロック図である。
本実施例において、この電子線描画装置は情報処理装置
としてのパターン信号発生装置１を備えており、このパ
ターン信号発生装置１は、外部のパターンデータメモリ
ー２からのパターンデータを一時的に記憶するバッファ
メモリ一部３と、バッファメモリ一部３の出力端に接続
されたパターンデータ解読部４と、この解読部４の出力
端に接続された演算処理部５と、この処理部５の出力端
に接続され、かつ、電子線描画装置における鏡筒制御部
７０入力端に接続された描画制御信号発生部６とを備え
ている。そして、バッファメモリ一部３．パターンデー
タ解読部４．演算処理部５の各出力端には、第１．第２
．第３積算回路部８゜９．１０がそれぞれ接続されてお
り、各積算回路部８，９，１０の出力端は各比較回路部
１１，１２゜１３の一入力端に接続されている。各比較
回路部１１．１２．１３の他の入力端にはホストコンピ
ュータ（図示せず）が接続されており、積算の正解情報
が入力されるようになっている。
としてのパターン信号発生装置１を備えており、このパ
ターン信号発生装置１は、外部のパターンデータメモリ
ー２からのパターンデータを一時的に記憶するバッファ
メモリ一部３と、バッファメモリ一部３の出力端に接続
されたパターンデータ解読部４と、この解読部４の出力
端に接続された演算処理部５と、この処理部５の出力端
に接続され、かつ、電子線描画装置における鏡筒制御部
７０入力端に接続された描画制御信号発生部６とを備え
ている。そして、バッファメモリ一部３．パターンデー
タ解読部４．演算処理部５の各出力端には、第１．第２
．第３積算回路部８゜９．１０がそれぞれ接続されてお
り、各積算回路部８，９，１０の出力端は各比較回路部
１１，１２゜１３の一入力端に接続されている。各比較
回路部１１．１２．１３の他の入力端にはホストコンピ
ュータ（図示せず）が接続されており、積算の正解情報
が入力されるようになっている。
次に作用を説明する。
外部のメモリー２に格納されていたパターンデータはバ
ッファメモリ一部３に移換され、バッファメモリ一部３
からパターンデータ解読部４に高速転送される。
ッファメモリ一部３に移換され、バッファメモリ一部３
からパターンデータ解読部４に高速転送される。
半導体装置の集積回路に関するパターンデータは、ＸＹ
座標値、縦横の寸法値等をデジタル信号等に符号化して
格納され、かつ、繰り返えし領域等を圧縮されて格納さ
れていることが多い。
座標値、縦横の寸法値等をデジタル信号等に符号化して
格納され、かつ、繰り返えし領域等を圧縮されて格納さ
れていることが多い。
バッファメモリ一部３の出力端に接続された第１積算回
路部８は、たとえば、全ての数を次々に積算してゆきそ
の解を第１比較回路部１１の一入力端に送出する。
路部８は、たとえば、全ての数を次々に積算してゆきそ
の解を第１比較回路部１１の一入力端に送出する。
第１比較回路部１１の他方の入力端にはホストコンピュ
ータから、たとえば、あらかじめパターンデータの一部
として記憶された積算の正解が与えられる。第１比較回
路部１１は、この正解と第１積算回路部８から送出され
て来る解とを比較し、両者が一致している場合には正常
と判定し、両者が不一致である場合にはエラー検出信号
を発生する。ホストコンピュータはこの発信により、バ
ッファメモリ一部３に工２−有と判定し、処理の中止ま
たは再処理等々の適当な措置の指令を発生する。
ータから、たとえば、あらかじめパターンデータの一部
として記憶された積算の正解が与えられる。第１比較回
路部１１は、この正解と第１積算回路部８から送出され
て来る解とを比較し、両者が一致している場合には正常
と判定し、両者が不一致である場合にはエラー検出信号
を発生する。ホストコンピュータはこの発信により、バ
ッファメモリ一部３に工２−有と判定し、処理の中止ま
たは再処理等々の適当な措置の指令を発生する。
パターンデータ解読部４はバッファメモリ一部３から転
送されて来るパターンデータな実際のパターンの描画が
可能なように展開解読し、この解読データを演算処理部
５に送出する。
送されて来るパターンデータな実際のパターンの描画が
可能なように展開解読し、この解読データを演算処理部
５に送出する。
この解読データは、同時に第２積算回路部９に入力され
る。第２積算回路部９は、たとえば、全ての数を次々に
積算して行き、その解を第２比較回路部１２の一入力端
に送出する。
る。第２積算回路部９は、たとえば、全ての数を次々に
積算して行き、その解を第２比較回路部１２の一入力端
に送出する。
第２比較回路部１２は、この解と他の入力端に与えられ
る正解とを比較して両者が不一致である場合にはエラー
検出信号を発生する。
る正解とを比較して両者が不一致である場合にはエラー
検出信号を発生する。
演算処理部５はパターンデータ解読部４から送出されて
来る解読データに演算処理を加えて描画制御信号を作り
出せるデータを発生し、このデータを描画制御信号発生
部６に送出する。
来る解読データに演算処理を加えて描画制御信号を作り
出せるデータを発生し、このデータを描画制御信号発生
部６に送出する。
このデータは、同時に第３積算回路部１０に入力される
。第３積算回路部１０は、たとえば、全ての数を次々に
積算して行き、その解を第３比較回路部１３の一入力端
に送出する。
。第３積算回路部１０は、たとえば、全ての数を次々に
積算して行き、その解を第３比較回路部１３の一入力端
に送出する。
第３比較回路部１３は、この解と他の入力端に与えられ
る正解とを比較して両者が不一致である場合にはエラー
検出信号を発生する。
る正解とを比較して両者が不一致である場合にはエラー
検出信号を発生する。
描画制御信号発生部７は、演算処理部５から送出されて
来るデータに基づき描画制御信号を作り出し、鏡筒制御
部７に送出する。鏡筒制御部７はこの制御信号により、
鏡筒（図示せず）を制御して所望の回路パターンを描画
させる。
来るデータに基づき描画制御信号を作り出し、鏡筒制御
部７に送出する。鏡筒制御部７はこの制御信号により、
鏡筒（図示せず）を制御して所望の回路パターンを描画
させる。
（１） 処理結果を積算し、この解とあらかじめめられ
た正解とを比較することにより、処理部のエラーを確実
に検出することができるため、情報処理の信頼性を向上
することができる。
た正解とを比較することにより、処理部のエラーを確実
に検出することができるため、情報処理の信頼性を向上
することができる。
（２）描画装置のバター／データを処理して描画制御信
号を得るものにおいて、処理結果を積算し、この解と正
解とを比較することにより、描画の信頼性を高めること
ができる。
号を得るものにおいて、処理結果を積算し、この解と正
解とを比較することにより、描画の信頼性を高めること
ができる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
たとえば、積算回路部は処理段階ごとに全て設ける必要
はなく、エラー発生の蓋然性の高い演算処理部等にだけ
設けるようにしてもよい。
はなく、エラー発生の蓋然性の高い演算処理部等にだけ
設けるようにしてもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である電子線描画装置に適
用した場合について説明したが、それに限定されるもの
ではなく、たとえば、光。
をその背景となった利用分野である電子線描画装置に適
用した場合について説明したが、それに限定されるもの
ではなく、たとえば、光。
イオンビーム、Ｘ線等を用いた描画装置は勿論、他の分
野の情報処理装置全般に適用できる。
野の情報処理装置全般に適用できる。
図は本発明の一実施例を示すブロック図である。
１・・・パターン信号発生装置、２・・・パターンデー
タメモリー、３・・・バッファメモリ一部、４・・・デ
ータ解読部、５・・・演算処理部、６・・・描画制御信
号発生部、７・・・鏡筒制御部、８，９．１０・・・積
算回路部、１１，１２，１３・・・比較回路部。
タメモリー、３・・・バッファメモリ一部、４・・・デ
ータ解読部、５・・・演算処理部、６・・・描画制御信
号発生部、７・・・鏡筒制御部、８，９．１０・・・積
算回路部、１１，１２，１３・・・比較回路部。
Claims (1)
- 【特許請求の範囲】 １、符号化された情報を処理して所望の信号を得る情報
処理装置において、処理結果を積算する積算回路部が設
けられ、この積算回路部の解と、あらかじめめられてい
る正解とが比較されるように構成されていることを特徴
とする情報処理装置。 ２、積算回路部が、処理の段階ごとにそれぞれ設けられ
ていることを特徴とする特許請求の範囲第１項記載の情
報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4201384A JPS60187019A (ja) | 1984-03-07 | 1984-03-07 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4201384A JPS60187019A (ja) | 1984-03-07 | 1984-03-07 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60187019A true JPS60187019A (ja) | 1985-09-24 |
Family
ID=12624290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4201384A Pending JPS60187019A (ja) | 1984-03-07 | 1984-03-07 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60187019A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018062431A1 (ja) * | 2016-09-29 | 2018-04-05 | ニッタ株式会社 | 管継手及び継手連結装置 |
-
1984
- 1984-03-07 JP JP4201384A patent/JPS60187019A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018062431A1 (ja) * | 2016-09-29 | 2018-04-05 | ニッタ株式会社 | 管継手及び継手連結装置 |
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