JPS6018149B2 - 半導体記憶器 - Google Patents

半導体記憶器

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JPS6018149B2
JPS6018149B2 JP52051692A JP5169277A JPS6018149B2 JP S6018149 B2 JPS6018149 B2 JP S6018149B2 JP 52051692 A JP52051692 A JP 52051692A JP 5169277 A JP5169277 A JP 5169277A JP S6018149 B2 JPS6018149 B2 JP S6018149B2
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Description

【発明の詳細な説明】 この発明は制御線により制御されるＭＯＳ選択トランジ
スタ、および選択トランジスタに接続された記憶コンデ
ンサから成る記憶セル（選択トランジスタはＶ−ＭＯＳ
技術で製作される）を持つ半導体記憶器に係る。
ＭＯＳ技術における１トランジスタ記憶セルは公知であ
る（例えばＥｌｅｃｔｒｏｎｉｃｓｌ９７３年９月３１
日号１１６乃至１２１頁参照）。
この１トランジスタ記憶セルは、選択トランジスタおよ
び選択トランジスタに接続された記憶コンデンサから成
る。選択トランジスタはその制御電極により、半導体記
憶器のワード線に接続される。選択トランジスタの制御
される区間は、ビット線および記憶コンデンサの間に存
在する。記憶コンデンサの他方の端子は固定電圧例えば
電圧ＶＤＤにある。記憶セル中に記憶されるべき情報は
、記憶コンデンサの電荷により決定される。記憶セルへ
の或はセルからの読込み或は謙出し‘ま、選択トランジ
スタがワード線により制御された場合、選択トランジス
タを経て行われる。ＭＯＳ技術の１トランジスタ記憶セ
ルの従来の実施形は、選択トランジスタの横に記憶コン
デンサが半導体基板上に配置された形であった。
しかし之は記憶セルの実現に対し比較的大きな所要面積
が必要な欠点を持つ。更にＶ−ＭＯＳ技術により半導体
基板中にＭＯＳトランジスタを作ることは公知である（
例えばＳｏｌｉｄＳｔａｔｅＥｌｅｃｔｒｏｎｉｃｓ，
１９７６年１袋蓋１５９乃至１６６頁、およびＥｌｅｃ
ｔｒｏｎ；ｃｓじｔｔｅ岱，１９７３年９月２０日号、
９巻１少号、４５７乃至４斑頁参照）。
このＶ−ＭＯＳ技術においてシリコン半導体基板上にェ
ピタキシアル層が設けられ、その中にトランジスタが配
置される。その際制御電極は、ェピタキシアル層中にＶ
字形の溝がエッチングされ、この溝がシリコン酸化物か
ら成る絶縁層により絶縁され、その上にトランジスタの
制御電極に対する端子が取付けられることにより形成さ
れる。トランジスタの制御される電極はェピタキシアル
層中に制御電極の横に配置される。ＭＯＳトランジスタ
のチャネルはＶ字形溝の側面中に形成される、Ｖ−ＭＯ
Ｓ技術の性質、利点並びに製作方法については上記の文
献に示されている。この発明の目的はＶ−ＭＯＳ技術で
実現される１トランジスタ記憶セルを持つ半導体記憶器
を得ることにある。
この目的を達成するためこの発明によれば、第１の種類
の不純物によって強くドーブこれた半導体基板中に、第
２の種類の不純物により強くドーブされた層（埋込層）
が配置され、埋込層および半導体基板の上に第１の種類
の不純物により弱くドーブミれたェピタキシアル層が配
贋され、ェピタキシアル層の表面中で埋込層の上方に、
第２の種類により強くドーブされた第２の層が配置され
、第２の層、ェピタキシアル層および埋込層をそれぞれ
２個の分離された部分区域に分割するＶ字形の溝が備え
られ、Ｖ字形の溝中に導体路が配置されるようにするの
である。第１の種類の不純物によってドーブされた層と
は、その層中に例えばアクセプタが配置された、すなわ
ちｐ形ドーブされた層を言うのである。
対応して第２の種類の不純物によりドーブされた層とは
、その層中にドナーが配置された、すなわちｎ形ドーブ
された層を言うのである。或る種類の不純物とドーピン
グとも間の相互関係は反対にすることも当然可能である
。Ｖ−ＭＯＳ技術による半導体基板の実現の際、Ｖ字形
の溝の各側緑にそれぞれ記憶セルを配置する。
この配置は、半導体基板とェピタキシアル層との間の界
面に存在する埋込層、および埋込層の上方でェピタキシ
アル層の表面に配置された第２の層が、長く延長するＶ
字形溝によりそれぞれ２個の部分区域に分割されること
によって生じる。その際Ｖ字形溝中になお層に対して絶
縁されて導体路が配置され、この導体路はワード線の一
部であり得る。第２の層の各部分区域はそれぞれビット
線を形成する。従ってＶ字形溝の一方の側には第１の記
憶セルが生じ、之は埋込層の一方の部分区域および半導
体基板から形成された障壁（記憶コンデンサ）、および
埋込層の一方の部分区域から成る選択トランジスタ、ビ
ット線およびＶ字形溝中を走る導体路から成るのである
。Ｖ字形溝の他方の側には他方の記憶セルが存在する。
このセルは理込層の他方の部分区域と半導体基板との間
に形成された障壁（第２の記憶コンデンサ）、および理
込層の第２の部分区域から成る第２の選択トランジスタ
、および第２のビット線並びにＶ字形藩中を走る導体路
から成るのである。この発明の他は構成は特許請求の範
囲第２項以下にしてある。
この発明の半導体記憶器の利点は、選択トランジスタお
よび記憶コンデンサが重ねて配置された点にある。
その際Ｖ字形溝の各側面にそれぞれ１個の記億セルが配
置される。次に図示実施例についてこの発明を説明する
。
第１図はＭＯＳ技術の１トランジスタ記憶セルの原理図
、第２図は公知のｎチャネルーシリコンゲート技術によ
る１トランジスタ記憶セルの横断面、第３図はＶ−ＭＯ
Ｓ技術の２個の１トランジスタ記憶セルの上面図、第４
図はＶ−ＭＯＳ技術の２個の１トランジスタ記憶セルの
横断面を示す。第１図のＭＯＳ技術の公知の１トランジ
スタ記憶セルは、選択トランジスタＡＴおよび記憶コン
デンサＣＳから成る。
記憶セルはワード線ＷＬおよびビット線ＢＬの間に配遣
される。選択トランジＺスタＡＴの制御電極はワード線
ＷＬと接続され、選択トランジスタＡＴの制御される区
間はビット線ＢＬおよび記憶コンデンサＣＳの間に存在
する。記憶コンデンサＣＳの他方の端子は固定電圧ＶＤ
Ｄに接続される。記憶コンデンサ中に１情報の特徴Ｚを
なす電荷が蓄積される。この電荷は選択トランジスタＡ
Ｔを経てビット線ＢＬに伝達することができる。之はワ
ード線ＷＬが対応して制御されたときに行われる。第２
図は公知のｎチャネルーシリコンゲート技２術による１
トランジスタ記憶セルの横断面を示す。
記憶コンデンサＣＳおよび選択トランジスタＡＴはシリ
コン半導体基板ＳＵ上に並置される。半導体基板ＳＵ中
に２個の制御される電極ＳＥＩおよびＳＥ２が拡散され
る。これらの制御される電極ＳＥ１，ＳＥ２の間に、こ
れらの部分的に重なり半導体基板ＳＵに対し絶縁されて
制御電極Ｇが存在する。制御される一方の電極ＳＥＩは
ビット線ＢＬ中に存在し、制御される他方の電極ＳＥ２
は記憶コンデンサＣＳと接続される。コンデンサは半導
体基板ＳＵ上に絶縁されて存在する導体路ＳＫの補助に
より形成される。導体路ＳＫに対応する電圧が印放され
ると、半導体基板ＳＵの表面に反転層ＩＶが形成され、
之は選択トランジスタＡＴの制御される電極ＳＥ２と接
続される。記憶コンデンサＣＳおよび選択トランジスタ
ＡＴの実現に必要な絶縁層ＩＳは、シリコン酸化物から
成ることができる。選択トランジスタＡＴの制御電極Ｇ
はポリシリコンで実施することができる。いずれの場合
にも第２図から、１トランジスタ記憶セルの記憶コンデ
ンサＣＳおよび選択トランジスタＡＴは、半導体基板Ｓ
Ｕ上に並置され、従ってかかる記憶セルの実現には比較
的大きな所要面積が必要であることが分かる。選択トラ
ンジスタをＶ−ＭＯＳ技術で実現する場合、この所要面
積を著しく減少することができる。
この技術による記憶セルの配置は、第４図のＶ−ＭＯＳ
技術による２個の１トランジスタ記憶セルの横断面によ
って最も良く説明することができる。強くｐ形ドープ（
ｐ＋）されたシリコン半導体基板ＳＵ中に、強くｎ形ド
ーブ（ｎ＋）された層が拡散される。
従って半導体基板ＳＵと以下に埋込層と呼ぶことにする
層ＢＵとの間に障壁が形成され、之を記憶コンデンサの
実現に関与させることができる。この埋込層ＢＵおよび
半導体基板ＳＵ上にェピタキシアル層Ｅが配置され、こ
の層Ｅは弱くｐ形ドーブ（ｐ‐）される。
埋込層の上方にヱピタキシアル層Ｅの表面に、強くｎ形
ドーブ（ｎ＋）された第２の層が拡散される。
続いてこの第２の層、ェピタキシアル層Ｅおよび埋込層
ＢＵは、Ｖ字形の溝により完全にそれぜれ２個の部分区
域に分割される。従って埋込層ＢＵの２個の部分区域Ｂ
ＵＩ，ＢＵ２、および第２の層の２個の部分区域ＢＬ１
，ＢＬ２が形成され、これら部分区域もはや互に接続さ
れない。Ｖ字形溝ＧＲを包含するェピタキシアル層Ｅ上
に、例えばシリコン酸化物から成り得る絶縁層ＩＳが設
けられる。この絶縁層ＩＳ上に導体路が配置され、之も
Ｖ字形溝が貫通する。この導体路はポリシリコンから成
ることができ、記憶セルのワード線ＷＬである。Ｖ字形
溝の各側面にはこのようにしてそれぞれ１個ずつの記憶
セルが生じる。
第１の記憶セルの記憶コンデンサは、埋込層紐Ｕの第１
の部分区域ＢＵＩおよび半導体基板ＳＵの間の障壁Ｂｎ
から形成される。第１の記憶セルの選択トランジスタＡ
ＴＩは、埋込層の第１の部分区域ＢＵ１、ビット線ＢＬ
ＩおよびＶ字形演じＲ中の導体路区域ＬＢＩから成る。
ワード線ＷＬの制御により、ビット線ＢＬＩおよび埋込
層の部分区域ＢＵＩの間にチャネルｋｌが生じる。第１
の記憶セルの記憶コンデンサは容量ＣＳＩによって表わ
してある。Ｖ字形溝ＧＲの他方の側面に存在する第２の
記憶セルは、埋込層ＢＵの第２の部分区域ＢＵ２と半導
体基板ＳＵとの閥の障壁Ｂｎから形成された記憶コンデ
ンサ、および埋込層の第２の部分区域ＢＵ２から形成さ
れた第２の選択トランジスタ、第２のビット線ＢＬ２お
よびＶ字形演じＲ中の導体路区域ＬＢ２から成る。
ワード線ＷＬに対応する鰭圧が印加されたとき、埋込層
の第２の部分区域ＢＵ２とビット線ＢＬ２との間にチャ
ネルｋ２が形成される。半導体基板ＳＵには固定電圧、
例えばＶＢＢが印加される。
次にワード線ＷＬに対応する電圧、この場合正電圧が印
加されるとき、２個の選択トランジスタＡＴＩおよびＡ
Ｔ２が導適状態にされ、埋込層の部分区域笹ＵＩ或はＢ
Ｕ２とビット線ＢＬＩ或はＢＬ２との間の電荷伝達が、
チャネルｋｌ或はｋ２を介して可能である。第３図から
記憶セルのスケールが分かる。
ビット線ＢＬＩおよびＢＬ２とワード線ＷＬとの交叉に
より形成された面内にそれぞれ記憶セルが配置される。
之はそれぞれ分離された埋込層、すなわち部分区域ＢＵ
ＩおよびＢＵ２から成る。埋込層の部分区域と半導体基
板との間の障壁によって形成される記憶コンデンサの記
憶容量の大きさは、埋込層および半導体基板のドーピン
グ、および埋込層の部分区域の大きさによって決定され
る。埋込層および半導体基板の強いドーピングにより、
記憶コンデンサの大きな容量が得られる。第３図からＶ
字形溝ＧＲの長さ方向への延長も見られる。
この溝ＣＲが第２の層を２個のビット線ＢＬＩおよびＢ
Ｌ２に分割し、かつ記憶セルの面にわたって延長するこ
とが見られる。更に第３図に選択トランジスタＡＴＩ或
はＡＴ２のチャネルｋｌ或はｋ２が示される。之は埋込
層の大きさで長さ方向に延長される。記燈セルの特性の
改善のため、ビット線ＢＬ１，ＢＬ２と埋込層との間に
導電性の層灯を配置することができる。
この本来導電性の層中によりチャネルｋｌ或はｋ２の長
さが短縮される（Ｅｌｅｃｔｒｏｎｉｃｓ，１９７０玉
１２月２５日号、５０頁参照）。
第４図にｎチャネルーシリコンゲート技術の記憶セルの
構造が示される。之はもちろんｐ−チャネル技術で実施
することもできる。ワード線はポリシリコンから成るこ
とができるが、金属線で実現することもできる。各個の
層のドーピング濃度は下記の値を持つことができる。
ｐ＋ら２・１び６不純物騒子／桝 ｐ‐ら３・１び５不純物原子／均 夕 げら１ぴ０ 不純物原子／塊
【図面の簡単な説明】
第１図はＭＯＳ技術の１トランジスタ記億セルの原理図
、第２図は公知のｎチャネルーシリコンゲート技術の１
トランジスタ記憶セルの横断面、第３図はＶ−ＭＯＳ技
術の２個の１トランジスタ記憶セルの上面図、第４図は
Ｖ−ＭＯＳ技術の２個の１トランジスタ記憶セルの横断
面を示す。 図において、ＡＴ，ＡＴ１，ＡＴ２・・・選択トランジ
スタ、ＢＬ…ビット線、ＢＵ１，ＢＵ２…埋込層、Ｂｎ
・・・障壁、ＣＳ・・・記憶コンデンサ、Ｅ・・・ェピ
タキシアル層、Ｇ・・・制御電極、ＧＲ・・・Ｖ字形溝
、ＩＳ．・．絶縁層、ＩＬ・・・反転層、ｋ１，ｋ２・
・・チャネル、ＬＢ１，ＬＢ２・・・導体路、ＳＥ１，
ＳＥ２・・・制御される電極、ＳＫ・・・導体路、ＳＵ
・・・半導体基板、ＶＢＢ，ＶＤＤ・・・固定電圧、Ｗ
Ｌ・・・ワード線、ｍ・・・導電性の層。Ｆｉ９．１ Ｆｉｇ．２ Ｆｉ９．３ Ｆｉ９．４

Claims (1)

  1. 【特許請求の範囲】 １ 第１の種類のの不純物によつて強くドーブされた半
    導体基板ＳＵ中に、第２の種類の不純物によつて強くド
    ーブされた埋込層ＢＵが配置され、埋込層ＢＵおよび半
    導体基板ＳＵ上に、第１の種類の不純物によつて弱くド
    ーブされたエピタキシアル層Ｅが配置され、エピタキシ
    アル層の表面中で埋込層の上方に第２の種類の不純物に
    よつて強くドープされた第２の層ＢＬが配置され、第２
    の層および埋込層をそれぞれ２個の分離された部分区域
    に分割するＶ字形の溝ＧＲが備えられ、Ｖ字形の溝中に
    導体路ＬＢが配置されることを特徴とする制御線により
    制御されるＭＯＳ選択トランジスタ、およびＭＯＳ選択
    トランジスタに接続された記憶コンデンサから成る記憶
    セルを持つ半導体記憶器。 ２ 溝ＧＲの各側にそれぞれ、埋込層の１つの部分区間
    ＢＵ１或はＢＵ２、第２の層の１つの部分区間ＢＬ１或
    はＢＬ２、および導体路ＬＢの１つの導体路区域ＬＢ１
    或はＬＢ２から成る制御トランジスタＡＴ１或はＡＴ２
    が配置され、しかして制御トランジスタＡＴ１或はＡＴ
    ２と接続された記憶コンデンサは、それぞれ埋込層の１
    つの部分区域ＢＵ１或はＢＵ２、および半導体基板ＳＵ
    から形成された障壁Ｂｎから成ることを特徴とする特許
    請求の範囲第１項記載の半導体記憶器。 ３ 第２の層の各部分区域ＢＬ１，ＢＬ２はビツト線中
    に配置され、しかしてＶ字形の溝ＧＲ中の導体路はビツ
    ト線に垂直に配置されたワード線ＷＬ中に存在すること
    を特徴とする特許請求の範囲第２項記載の半導体記憶器
    。 ４ ワード線ＷＬはポリシリコンから成ることを特徴と
    する特許請求の範囲第３項記載の半導体記憶器。 ５ 埋込層ＢＵおよびエピタキシアル層中のビツト線Ｂ
    Ｌ１，ＢＬ２の間に、本来の導電性の層πが配置される
    ことを特徴とする特許請求の範囲第１項ないし第４項の
    いずれかに記載の半導体記憶器。
JP52051692A 1976-05-04 1977-05-04 半導体記憶器 Expired JPS6018149B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE2619713A DE2619713C2 (de) 1976-05-04 1976-05-04 Halbleiterspeicher
DE2619713.7 1976-05-04

Publications (2)

Publication Number Publication Date
JPS52134385A JPS52134385A (en) 1977-11-10
JPS6018149B2 true JPS6018149B2 (ja) 1985-05-09

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ID=5977056

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Application Number Title Priority Date Filing Date
JP52051692A Expired JPS6018149B2 (ja) 1976-05-04 1977-05-04 半導体記憶器

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Country Link
US (1) US4109270A (ja)
JP (1) JPS6018149B2 (ja)
DE (1) DE2619713C2 (ja)
FR (1) FR2350666A1 (ja)
GB (1) GB1530094A (ja)
IT (1) IT1085458B (ja)
NL (1) NL7704864A (ja)

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