JPS6017967A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6017967A JPS6017967A JP12663583A JP12663583A JPS6017967A JP S6017967 A JPS6017967 A JP S6017967A JP 12663583 A JP12663583 A JP 12663583A JP 12663583 A JP12663583 A JP 12663583A JP S6017967 A JPS6017967 A JP S6017967A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 238000009792 diffusion process Methods 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 2
- 230000010354 integration Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 241000283707 Capra Species 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 229910052711 selenium Inorganic materials 0.000 description 1
- 239000011669 selenium Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、２層ゲートＭ０８構造を有し、第１層目ゲ
ート電極に対して電子を充放電することにより、情報の
記憶、消去を行う半導体記憶装置に関する。
ート電極に対して電子を充放電することにより、情報の
記憶、消去を行う半導体記憶装置に関する。
本発明で対象とする半導体記憶装置は、放置状態におい
て不揮発性でありながら、電気的に情報の記憶、消失が
可能であるため、非常に広範囲な用途に用いられる。第
１図に本発明で対象とする、記憶素子の構造の断面を示
す。ここに１は基板、２はドレイン拡散層、３はソース
拡散層、４は第１層目ゲート電極、５は第２層目ゲート
電極、６は絶縁膜である。
て不揮発性でありながら、電気的に情報の記憶、消失が
可能であるため、非常に広範囲な用途に用いられる。第
１図に本発明で対象とする、記憶素子の構造の断面を示
す。ここに１は基板、２はドレイン拡散層、３はソース
拡散層、４は第１層目ゲート電極、５は第２層目ゲート
電極、６は絶縁膜である。
このような記憶素子の情報の記憶、消去動作の一例を説
明する。情報を記憶する際は、ドレイン拡散層２を接地
し、第２層目ゲート電極５に高電圧を印加し、第１層目
ゲート電極４に充電させる。消去させる場合は、第２層
目ゲート電極５を接地し、ドレイン拡散層２に高電圧を
印加し、記憶させる時の逆の過程を行う。情報の記憶の
際に、閾値電圧を読み出し電圧以上に引き上げる程度の
電子を第１層目ゲート電極に注入させることにより読み
出し電圧を第２層目ゲート電極５に印加すれば、ｔ＃報
の記憶されている素子のチャネルはカットされ、消去さ
れている素子のチャネルはオンすることになる。
明する。情報を記憶する際は、ドレイン拡散層２を接地
し、第２層目ゲート電極５に高電圧を印加し、第１層目
ゲート電極４に充電させる。消去させる場合は、第２層
目ゲート電極５を接地し、ドレイン拡散層２に高電圧を
印加し、記憶させる時の逆の過程を行う。情報の記憶の
際に、閾値電圧を読み出し電圧以上に引き上げる程度の
電子を第１層目ゲート電極に注入させることにより読み
出し電圧を第２層目ゲート電極５に印加すれば、ｔ＃報
の記憶されている素子のチャネルはカットされ、消去さ
れている素子のチャネルはオンすることになる。
このような記憶素子を用いて記憶装置を構成する場合、
従来のように、記憶セルに印加する電圧を、０■、読み
出し電圧（５■）、書き込み電圧（２０Ｖ）の３種のみ
とすると、情報の記憶に際して選択された素子以外の非
選択素子のうちで、消去モードとなる素子が存在してし
まう。そこで非選択記憶素子のドレインの電位をフロー
ティングとするためにセレン）ＭＯＳ （Ｎｃｈ 、ゲ
ート１層ＭＯ８）を設けて、２つのＭＯＳで１ビツトを
構成する必要がある。この様子を図２に示す。
従来のように、記憶セルに印加する電圧を、０■、読み
出し電圧（５■）、書き込み電圧（２０Ｖ）の３種のみ
とすると、情報の記憶に際して選択された素子以外の非
選択素子のうちで、消去モードとなる素子が存在してし
まう。そこで非選択記憶素子のドレインの電位をフロー
ティングとするためにセレン）ＭＯＳ （Ｎｃｈ 、ゲ
ート１層ＭＯ８）を設けて、２つのＭＯＳで１ビツトを
構成する必要がある。この様子を図２に示す。
ここで７はセレクトＭＯ８，３は記憶素子である。２つ
のＭＯＳで１ビツトを構成するのは、高集積化に適さな
い。本発明はかかる欠点を除去したもので、ドレイン拡
散層２１第２層目ゲート電極５のどちらに印加してもト
ンネル電流が流れない電圧を半導体記憶装置内部で生成
し、非選択の記憶素子のドレイン拡散層２または、第２
層目ゲート電極５に対して印加することにより、情報の
記憶の際または消去の際の誤動作がなく、記憶素子の１
つで、１ビツトを構成するものである。
のＭＯＳで１ビツトを構成するのは、高集積化に適さな
い。本発明はかかる欠点を除去したもので、ドレイン拡
散層２１第２層目ゲート電極５のどちらに印加してもト
ンネル電流が流れない電圧を半導体記憶装置内部で生成
し、非選択の記憶素子のドレイン拡散層２または、第２
層目ゲート電極５に対して印加することにより、情報の
記憶の際または消去の際の誤動作がなく、記憶素子の１
つで、１ビツトを構成するものである。
以下本発明の詳細な説明する。第３図は、記憶素子のド
レイン拡散層２と第１層目ゲート電極４の間に電圧を印
加した場合の、第１層目ゲート電極、ドレイン拡散層２
間の絶縁物を流れるトンネル電流値と印加電１．Ｈの関
係の一例を示したものである。
レイン拡散層２と第１層目ゲート電極４の間に電圧を印
加した場合の、第１層目ゲート電極、ドレイン拡散層２
間の絶縁物を流れるトンネル電流値と印加電１．Ｈの関
係の一例を示したものである。
このグラフからすれば、７■の電位差があれば情報の記
憶／消去が行なわれ、３Ｖの電位差では情報の記憶／消
去は行なわれない。従って第２Ｎ目ゲート電極、第１Ｊ
＠目ゲート電極間の絶縁膜と、第１層目ゲート絶縁膜、
ドレイン拡散層間の絶縁膜の膜厚比が２：１と仮定する
と、第２層目ゲート電圧とドレイン拡散層電圧との差が
２０Ｖ以上のときには情報の記憶／消去が行なわれ、８
〜１０Ｖのときには、記憶／消去は行なわれない。
憶／消去が行なわれ、３Ｖの電位差では情報の記憶／消
去は行なわれない。従って第２Ｎ目ゲート電極、第１Ｊ
＠目ゲート電極間の絶縁膜と、第１層目ゲート絶縁膜、
ドレイン拡散層間の絶縁膜の膜厚比が２：１と仮定する
と、第２層目ゲート電圧とドレイン拡散層電圧との差が
２０Ｖ以上のときには情報の記憶／消去が行なわれ、８
〜１０Ｖのときには、記憶／消去は行なわれない。
このとき、記憶装置のワードライン、ビットラインの電
位を例えば第４図のように設定すれば所望の記憶素子に
情報を記憶させることができる。
位を例えば第４図のように設定すれば所望の記憶素子に
情報を記憶させることができる。
ここに、９はワードライン、１０はビットライン、１１
は情報の記憶を行なおうとする記憶素子、１２は非選択
の記憶素子である。
は情報の記憶を行なおうとする記憶素子、１２は非選択
の記憶素子である。
（尚、所望の記憶素子の情報を消去する際は、その記憶
素子を含むワードラインをＯｖ１ビットラインを２０Ｖ
とし、他のワードライン、ビットラインは１０Ｖに設定
すれば良い。） また、上記例であげた２０Ｖ以上、８〜１０Ｖの電圧は
例えば第５図のような昇圧回路を内蔵することにより達
成できる。
素子を含むワードラインをＯｖ１ビットラインを２０Ｖ
とし、他のワードライン、ビットラインは１０Ｖに設定
すれば良い。） また、上記例であげた２０Ｖ以上、８〜１０Ｖの電圧は
例えば第５図のような昇圧回路を内蔵することにより達
成できる。
ここに、Ｖｉｎは入力電圧、本例では５ｖである。φは
振幅がＶｉｎと同電圧の３０ＫＨｚ程度の矩形波クロッ
ク、７はφに対して１８０°位相がずれたクロック、■
ｏｕｔ１は、情報の記憶／消失に対して、非選択な記憶
素子の第２層目ゲート電極５またはドレイン拡散層２に
印加する端子で、本例ではａ８Ｖ程の電圧、またＶｏｕ
ｔ２は、情報の記憶／消去に対して選択された記憶素子
の第２層目ゲート電極５またはドレイン拡散層２に印加
する端子で、本例では２２Ｖ程度の電圧である。また１
３は接合電圧０．６ Ｖ程度のＰｎダイオード、１４は
１１．５ Ｐ Ｆ程度の容量である。
振幅がＶｉｎと同電圧の３０ＫＨｚ程度の矩形波クロッ
ク、７はφに対して１８０°位相がずれたクロック、■
ｏｕｔ１は、情報の記憶／消失に対して、非選択な記憶
素子の第２層目ゲート電極５またはドレイン拡散層２に
印加する端子で、本例ではａ８Ｖ程の電圧、またＶｏｕ
ｔ２は、情報の記憶／消去に対して選択された記憶素子
の第２層目ゲート電極５またはドレイン拡散層２に印加
する端子で、本例では２２Ｖ程度の電圧である。また１
３は接合電圧０．６ Ｖ程度のＰｎダイオード、１４は
１１．５ Ｐ Ｆ程度の容量である。
以上の様に本発明は、情報の記憶または消去に対して非
選択な記憶素子に対して、半導体記憶装置内で生成した
特定の電圧を印加する方式をとることにより、１記憶素
子のみで１ビツトを構成し、集積度をあげ、従来の半導
体記憶装置の欠点を除去している。
選択な記憶素子に対して、半導体記憶装置内で生成した
特定の電圧を印加する方式をとることにより、１記憶素
子のみで１ビツトを構成し、集積度をあげ、従来の半導
体記憶装置の欠点を除去している。
第１図は、本発明で対象とする半導体記憶素子の構造の
断面図。第２図は従来の半導体記憶装置における１ビツ
ト構成を示す図。第３図は、第１層目ゲート電極４とド
レイン拡散層２の絶縁膜を流れるトンネル電流と印加電
圧の関係を示す図。 第４図は本発明による１記ｔＨ，素子で１ビツトを構成
するときの記憶素子アレイを示す図。第５図は、本発明
で必要な電圧を生成する昇圧回路の一例を示す図。 １ ・・・ ・・・基 イ反 ２・・・・・・ドレイン拡散層 ６・・・・・・ソース拡散層 ４・・・・・・第１ＪＱＪ目ゲート電極５・・・・・・
笥２層目ゲート電極 ６・・・・・・絶縁膜 ７・・・・・・セレクトＭＯ８ ８・・・・・・記憶素子 ９・・・・・・ワードライン １０・・・ビットライン １１・・・情報の記憶／消去に対して選択された記憶素
子 １２・・・情報の記憶／消去に対して非選択な記憶素子 １６・・・接合電圧０．６ Ｖ程度の接合電圧１４・・
・０．５ Ｐ Ｆ程度の容量をもつキャパシタＶｉｎ・
・・・・・入力電圧 Ｖｏｕｔｌ・・・・・・情報の記憶／消去の際に非選択
な記憶素子の第２層目グート電 極５またはドレイン拡散層２に 印加する電圧端子 Ｖｏｕｔ２・・・・・・情報の記憶／消去の際に選択さ
れた記憶素子の第２層目ゲート 電極５またはドレイン拡散層２ に印加する電圧端子 以 上 ／ 第１図 第２図
断面図。第２図は従来の半導体記憶装置における１ビツ
ト構成を示す図。第３図は、第１層目ゲート電極４とド
レイン拡散層２の絶縁膜を流れるトンネル電流と印加電
圧の関係を示す図。 第４図は本発明による１記ｔＨ，素子で１ビツトを構成
するときの記憶素子アレイを示す図。第５図は、本発明
で必要な電圧を生成する昇圧回路の一例を示す図。 １ ・・・ ・・・基 イ反 ２・・・・・・ドレイン拡散層 ６・・・・・・ソース拡散層 ４・・・・・・第１ＪＱＪ目ゲート電極５・・・・・・
笥２層目ゲート電極 ６・・・・・・絶縁膜 ７・・・・・・セレクトＭＯ８ ８・・・・・・記憶素子 ９・・・・・・ワードライン １０・・・ビットライン １１・・・情報の記憶／消去に対して選択された記憶素
子 １２・・・情報の記憶／消去に対して非選択な記憶素子 １６・・・接合電圧０．６ Ｖ程度の接合電圧１４・・
・０．５ Ｐ Ｆ程度の容量をもつキャパシタＶｉｎ・
・・・・・入力電圧 Ｖｏｕｔｌ・・・・・・情報の記憶／消去の際に非選択
な記憶素子の第２層目グート電 極５またはドレイン拡散層２に 印加する電圧端子 Ｖｏｕｔ２・・・・・・情報の記憶／消去の際に選択さ
れた記憶素子の第２層目ゲート 電極５またはドレイン拡散層２ に印加する電圧端子 以 上 ／ 第１図 第２図
Claims (1)
- ゲート２層構造を有し、基板中の拡散層と第１層目ゲー
ト電極間の絶縁膜を流れるトンネル電流により、電子を
第１層目ゲート電極に蓄積または放出することにより、
情報の記憶、消去を行う不揮発性記憶素子から成る半導
体記憶装置において、情報の記憶または消去に必要な電
圧よりも低く′、かつドレイン拡散層、第２層目ゲート
電極のどちらに印加してもトンネル電流が流れない電圧
を半導体記憶装置内部で生成し、その電圧を、情報の記
憶または消去に際して非選択な記憶素子の相２層目ゲー
ト電極、またはドレイン拡散層に印加することを特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12663583A JPS6017967A (ja) | 1983-07-12 | 1983-07-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12663583A JPS6017967A (ja) | 1983-07-12 | 1983-07-12 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6017967A true JPS6017967A (ja) | 1985-01-29 |
Family
ID=14940069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12663583A Pending JPS6017967A (ja) | 1983-07-12 | 1983-07-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6017967A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5044152A (en) * | 1988-05-11 | 1991-09-03 | Hitachi, Ltd. | Method of operating a combined plant |
-
1983
- 1983-07-12 JP JP12663583A patent/JPS6017967A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5044152A (en) * | 1988-05-11 | 1991-09-03 | Hitachi, Ltd. | Method of operating a combined plant |
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