JPS60177321A - 表示装置用薄膜非線形抵抗素子の製造法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明は、安定で素子バラツキの少ない表示装置用薄膜
非線形抵抗素子の製造法に関するものである。

〔従来技術と問題点〕

液晶、Ｅｌ、　ｌルＣ−ＰＣＪＰ−蛍光表示等の各種の
表示装置はいずれも実用化段階に達し、現在の目標は高
密度のマトリクス型表示にあるといえる。

マトリクス駆動に問題のある表示方式では能動例加素子
を用いた所謂「アクティブ・マトリクス」法が有効であ
る。

表示装置に薄膜非線形抵抗素子を用いる事により、高密
度、高画質の表示が可能であり、薄膜非線形抵抗素子（
薄膜整流素子）が表示装置用能動付加素子として勝れて
（・る事は前出願（第１．６７９４５号）に記載すみで
ある。

従来の能動素子としては、セラミノクバリスク（Ｚｎ（
Ｊ）或は、ＭＩＭ型ダイオードがあるが、バラツキ等が
あり１表示装置に利用する際多くの問題を有していた。

これに対し、薄膜非線形抵抗素子は従来の問題を多くの
点で克服している。

だが、薄膜非線形抵抗素子の製造工程において、整流部
である、半導体層のエンチング或は、半導体層への光入
射を防止するための光シールド膜の形成或は一層間絶縁
膜のエツチング或は−相互配線部でのコンタクト等によ
り、薄膜非線形抵抗素子が劣化してしまう可能性がある
。

〔発明の目的〕

本発明は薄膜非線形抵抗素子の特性を劣化させる事なく
、かつ、安定な素子を形成するための製造法を提供する
ものである。

〔発明の実施例〕

以下図面に基づき本発明の詳細な説明する。

第１図は、薄膜非線形抵抗素子σ）特性を示す図である
。横軸は電圧■、縦軸は電流■のｌｏｇを取ったもので
ある。薄膜非線形抵抗素子を表示装置に利用する場合の
評価因子として、ｌ　ｏｌ−ｒ−＼’ｌｈ　＋　Ｉ　Ｏ
Ｎがある。良好な表示装置用非線形素子は−　Ｉ。Ｆ２
が十分小さい小、Ｖ　ｌ　ｈが大きい事、１ＯＮが十分
大きい事である。一般に考えられろ素子構造例を第２図
に示した。第２図は、基板上に表示電極層、半導体層一
層間絶縁層及び相互配線層を形成したものである。

この場合、半導体層のエツチング法及びエツチング精度
、素子ダメージな考えた場合、ドライエツチング法でか
つ、レジストの選択が必要になる。

又、半導体層への光シールド膜が必要である。又、層間
絶縁層のエツチング時に、素子ダメージを受け、相互配
線コンタクトをオーミック性にするのが難しい等の事が
考えられる。

そこで本発明の構造例は一層３図の如く、光シールド膜
及び、半導体上へ金属層を形成し、光り−ク電流をおさ
え、かつ−半導体層のエツチング及び、層間絶縁層のエ
ツチングによる素子劣化を防止したものである。第２図
にお℃・て、１ば基板、２は表示用電極、６はＰ型半導
体層、４はＩ型、半導体層、５はＮ型半導体層、６は層
間絶縁膜、７はＩＪ　Ｉ　Ｎ型ダイオード３．　４−５
及び表示電極２等の配線電極である。

第３図は、第２図の構造の素子へ、光り−り防止用の光
シールド膜１６及び半導体上の金属層１７を加え、より
表示用に適する構造にしたものである。第３図において
、１１は基板、１２は表示用電極、１６は光シールド膜
−１４はＰ型半導体層、１５は■型半導体層−１６はＮ
型半導体層、１７は半導体上へ形成した金属層（トップ
メタル）であり、半導体層のエツチング、レジスト剥離
、絶縁層形成、絶縁層のエツチング、相互配線電極との
コンタクト改良処理、相互配線電極形成工程時の半導体
層へのダメージを少なくし、薄膜非線形抵抗素子の劣化
を防止し−バラツキの少ない。

良好な素子を形成するだめの保護層としての役割りもあ
る。１８は層間絶縁層、１９はＩ−）　Ｉ　Ｎ型ダイオ
ード１４．１５．１６及び表示用電極１２等の接続をす
る配線電極である。

本発明の最終構造図の例を第３図に示したが、本発明の
薄膜非線形抵抗素子の製造法の特徴はトップメタル層を
２層以上形成し、層間絶縁膜形成前にすくなくても一層
を除去する工程を有し、この工程により、素子の厚さを
薄くでき、半導体層をドライエツチングの際に、レジス
トが硬化し剥離できなくなったり、剥離時に半導体層を
劣化させたり、ドライエツチングダメージを起こしたり
する事なく、微細な素子のパターニングが可能になり〜
半導体層との相互作用を考えた金属層の選択及び−半導
体層のエンチングに適した金属層の選択が独立にでき一
層、相互配線電極と接続しやすい金属層の選択もできる
。

以上の如く本発明は、トップメタル層を２層以上形成し
、層間絶縁膜形成前に、少くともトップメタル層の内の
一層以上を除去する工程を有する事を特徴としてし・る
。

次に本発明を利用して薄膜非線形抵抗素子を製造する場
合の実施例を示す。第４図は、トップメタルが２層であ
り、トップメタルの」二層をエツチングするのが、表示
電極のパターニング後である場合の本発明の実施例であ
る。

第４図ｆＡ）は、基板上に表示用型）ｌ＠−光シールド
層、Ｐ型−Ｉ型、Ｎ型半導体層−トップメタル層２層を
形成した図である。２１は基板でガラス或は、セラミッ
クス基板であり−２２は表示用電極でｌ　Ｔ　Ｏ＋　Ｓ
ｎ　（Ｊ２或は薄膜金属であり−２３はχ色シールド層
で、Ｃｒ、Ｎｔ−Ｍｏ−Ａｕ或は、Ｗ等であり、２４ば
Ｐ型半導体層、２５は不純物濃度の低い■型半導体層、
２６はＮ型半導体層である。半導体としては、アモルフ
ァスシリコン、倣結晶シリコン、シリコンカーバイド、
シリコンゲルマニウム或はシリコンナイトライドである
。

２７は一層目のトップメタル層であり、２８は二層目の
トップメタル層である。一層目は−Ｃｒ、Ｎｉ＝ＭＯ或
は、Ｗ等であり、二層目はＡ６或はＡ　ｕ等である。

第４図（１３）はトップメタル層をパターニングした図
であり−２７及び２８は〜２７及び２８のパターニング
部を表わして（・る。第４図ＦＣ＋はトップメタル層を
マスクにして半導体層及び、光シールド層をエツチング
した図である。半導体層のエツチングに６−ｉドライエ
ツチング或はウェットエツチングが考えられるが一微細
なパターニング或は、チェバー角等の調整に関しては−
　ドライエツチング各２６−２，１２５−２６のパター
ニングした部分を表わしている。

第４図（Ｌ））は表示用電極をエツチングした図である
。２２′は表示用電極゛２２をパターニングした図であ
る。半導体層のエツチング及び表示用電極のパターニン
グの際のレジスト剥離工程により、二層目のトップメタ
ル層は表面が粗れたり、劣化が生じていたりする。そこ
で第４図（Ｅｌは、二層目のトップメタル層をエツチン
グ除去し、表面の平滑な一層目のトップメタルのみにし
一層間絶縁層を形成し、相互接続部にコンタクトホール
を形成したものである。２９が層間絶縁１換であり、５
ｉ（Ｊ。

５ｔ３Ｎ、或は−Ａ１２（，１３等が利用される。

第４図（ｌ・追上相互配線電極を形成した図であろ３、
相互配線接続部でのコンタクトかオーミック性である様
に、２７表面をスパッタしたり、或は、ライトエツチン
グする事が考えられるが、２７があるため、半導体層へ
のダメージはなく劣化は生じない。３０は配線電極で、
Ａｄ−Ａｕ、ＮＩ、Ｃｒ或は多層金線等である。

〔発明の効果〕

以上の如く、表示装置用薄膜非線形抵抗素子に２層以上
のトップメタル層を利用し−かつ、層間絶縁層形成以前
に少くとも１層のトップメタル層を除去する事により、
薄くて、安定で経時変化の少ない素子の形成が可能とな
る。半導体層の形成法は−プラズマＣＶＤ法、光ＣＶＤ
法、スパッタ法、蒸着法、イオンブレーティング法が有
効である。又、半導体層には必要に応じてＢ−１）−Ｈ
ｌＮ、０、Ｃ−Ｇｅ−Ｓｎ−Ａｌ−Ｌｔ−Ａｓ等を添加
してもよい。

【図面の簡単な説明】

第１図は、薄膜非線形抵抗素子の特性を示すグラフであ
る。第２図は、一般に考えられる素子の構造を示す要部
断面図である。第３図は、光シールド膜を形成し、表示
用に適する構造にした装部断面図である。第４図は、本
発明の実施例であり一トノプメタル層の２層の場合を示
す要部断面図である。 ＶＯＦＦ”　・・１　ＯＦＦでの電圧、ＶＯＮ・・・・
Ｉ　ＯＮでの電圧、 １−１１．２１　・　基板、 ３．１４．２４・・・・Ｐ型半導体層−４，１５，２５
・・・・・・■型半導体層、５．１６．２６・・・・・
・Ｎ型半導体層、１７．２７．２８・・・・・・トップ
メタル層、６．１８．２９・・・・・・層間絶縁１１〆
一７．１９１．ＩＳＯ・白・・配線電極。 第１図 ■ＯＦＦ　ＶｌｈＶＯＮ 電圧（Ｖ） 第２図 第３１水１ 第４図 １ （Ｂ） 、ｌ。 （Ｃ） ２ン （Ｅ） １ （Ｆ）

Claims (2)

【特許請求の範囲】
1. （１）半導体層及び電極層を有する表示装置用薄膜非線
   形抵抗素子の製造法において、半導体層」二に２層り、
   上の金属層を形成し、層間絶縁膜形成前に少くとも金属
   層の内の一層以上を除去する工程を有する事を重機とす
   る表示装置用薄膜非線形抵抗素子の製造法。
2. （２）半導体層がアモルファスシリコンである事ヲ特徴
   とする特許請求の範囲第１項記ルにの表示装置用／＃１
   匡非腺形抵抗素Ｌｒ−い製造法。