JPS60176153A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS60176153A JPS60176153A JP3176884A JP3176884A JPS60176153A JP S60176153 A JPS60176153 A JP S60176153A JP 3176884 A JP3176884 A JP 3176884A JP 3176884 A JP3176884 A JP 3176884A JP S60176153 A JPS60176153 A JP S60176153A
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- JP
- Japan
- Prior art keywords
- input
- output
- memory
- rom
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、複数のメモリモジュールからなる記憶装置
を、同時入出力を実現するために、インターリーブの数
ｐ＝３としたプライム・メモリ構成の記憶装置として使
用する場合のアドレス変換回路に関するものである。
を、同時入出力を実現するために、インターリーブの数
ｐ＝３としたプライム・メモリ構成の記憶装置として使
用する場合のアドレス変換回路に関するものである。
従来この柚の装置として第１図に示すものかあった。第
１図に示した装置は、インターリーブの数Ｐ＝３．メモ
リモジュールの数が１６個、メモリモジュール１個の記
憶容量が２（Ｎ−２）ワードで入力、出力ポートを各々
１個持つ場合の例である。
１図に示した装置は、インターリーブの数Ｐ＝３．メモ
リモジュールの数が１６個、メモリモジュール１個の記
憶容量が２（Ｎ−２）ワードで入力、出力ポートを各々
１個持つ場合の例である。
図において（１ａ）（１ｂ）はＮビットのアドレスを３
で割った余り２ビツトと商（Ｎ−２）ビットをそれぞれ
第１及び第２の出力ポートから出力するＲＯＭ。
で割った余り２ビツトと商（Ｎ−２）ビットをそれぞれ
第１及び第２の出力ポートから出力するＲＯＭ。
ット、及びメモリグループ選択信号２ビツトをデコード
しメモリモジュールのセレクト信号を発生するデコーダ
、（３ａ）（３ｂ）（５ｃ）（６ｄ）（６ｅ）（６ｆ）
（６ｇ）（６ｈ）（５ｉ）（５＋Ｘ３ｋ）（５１Ｘ５ｍ
Ｘ３ｎＸ５ｏＸ５ｐ）は各々、入力、出力ボートを別々
に持ち、入力データアドレス入力。
しメモリモジュールのセレクト信号を発生するデコーダ
、（３ａ）（３ｂ）（５ｃ）（６ｄ）（６ｅ）（６ｆ）
（６ｇ）（６ｈ）（５ｉ）（５＋Ｘ３ｋ）（５１Ｘ５ｍ
Ｘ３ｎＸ５ｏＸ５ｐ）は各々、入力、出力ボートを別々
に持ち、入力データアドレス入力。
出力データアドレス入力も別々に持ち、前記デコーダ（
２ａ）（２ｂ）の出力によって入出力とアドレスの切換
えが制＠１される２（Ｍ−２）ワードのメーモリ。
２ａ）（２ｂ）の出力によって入出力とアドレスの切換
えが制＠１される２（Ｍ−２）ワードのメーモリ。
（４ａ）（４ｂ）（４ｃ）（４ａ）は各々、メモリモジ
ュール（６ａ）（３ｂ）（５ｃ） ｔ （５ｅＸ５ｆＸ
５ｇ） ｔ （ｓｔ）（６ｊＸｓｋ） ｔ （３ｍ）（
５ｎ）（３ｏ）から構成されるメモリグループである。
ュール（６ａ）（３ｂ）（５ｃ） ｔ （５ｅＸ５ｆＸ
５ｇ） ｔ （ｓｔ）（６ｊＸｓｋ） ｔ （３ｍ）（
５ｎ）（３ｏ）から構成されるメモリグループである。
第２図は第１図中のＲＯＭ’（１ａ）（１ｂ）の内容を
示す図である。図中工ＮＴＣＸ〕はＸの整ｔｃｇ、部分
をボす式である。
示す図である。図中工ＮＴＣＸ〕はＸの整ｔｃｇ、部分
をボす式である。
第３図はｍ１図中のデコーダ（２ａ）（２ｂ）の内容を
示す図で、デコーダ（２ａ）（２ｂ）の入力と、メモリ
モジュール（３ａＸ５ｂＸ３ｃＸＭＸ３ｅＸ３ｆＸ３ｇ
Ｘ３ｈＸ３１Ｘ３ｊ）（３ｋＸ３１Ｘ３ｍＸ３ｎＸ３ｏ
Ｘ５ｐ）の選択の対応を示した図である。
示す図で、デコーダ（２ａ）（２ｂ）の入力と、メモリ
モジュール（３ａＸ５ｂＸ３ｃＸＭＸ３ｅＸ３ｆＸ３ｇ
Ｘ３ｈＸ３１Ｘ３ｊ）（３ｋＸ３１Ｘ３ｍＸ３ｎＸ３ｏ
Ｘ５ｐ）の選択の対応を示した図である。
従来のプライムメモリ構成の記憶装置は以上のように構
成されているため、インターリーブの数ｐ＝３で使用す
る場合、 ＲＯＭ （Ｉａ）（１ｂ）の第１の出力は０
０，０１，１０の３種類であるため第３図かられかるよ
うに、メモリモジュールが１６個あるにもかかわらずメ
モリモジュール（ＭＸ３ｈＸ３１）（５ｐ）は使用され
ず４個のメモリグループしか使用できないという欠点が
あった。
成されているため、インターリーブの数ｐ＝３で使用す
る場合、 ＲＯＭ （Ｉａ）（１ｂ）の第１の出力は０
０，０１，１０の３種類であるため第３図かられかるよ
うに、メモリモジュールが１６個あるにもかかわらずメ
モリモジュール（ＭＸ３ｈＸ３１）（５ｐ）は使用され
ず４個のメモリグループしか使用できないという欠点が
あった。
この発明は、上記のような欠点を除去するためになされ
たもので、デコーダの入力部分比セレクト回路、及び制
御信号１ピツトを加えることによって、メモリグループ
を５個使用口」°能となるプライムメモリ構成の記憶装
置を提供するものである。
たもので、デコーダの入力部分比セレクト回路、及び制
御信号１ピツトを加えることによって、メモリグループ
を５個使用口」°能となるプライムメモリ構成の記憶装
置を提供するものである。
第４図は、第１図で示した従来の装置に対して。
本発明を実施した例であり、ＲＯＭ＋１＞及びデコーダ
（２）の部分を示した図である。
（２）の部分を示した図である。
図中（４ａ）は第１．第２の入力ポートを持ち第１の入
力ポートからＲＯＭ（１）の第１の出力２ビツトを入力
し、第２の入力ポートから“１１”を入力し、一方の入
力を選択して出力するセレクタ。
力ポートからＲＯＭ（１）の第１の出力２ビツトを入力
し、第２の入力ポートから“１１”を入力し、一方の入
力を選択して出力するセレクタ。
（４ｂ）は第１及び第２の入力ポートを持ち、第１の入
力ポートからメモリグループ選択信号２ビツトを入力し
、第２の入力ポートからＲＯＭ （１）の第１の出力２
ビツトを入力し、一方の入力を選択して出力するセレク
タである。
力ポートからメモリグループ選択信号２ビツトを入力し
、第２の入力ポートからＲＯＭ （１）の第１の出力２
ビツトを入力し、一方の入力を選択して出力するセレク
タである。
なお、前記セレクタ（４ａ）（４ｂ’）は制御イを号が
“０”のとき第１．′１”のとき第２の入力を選択し出
力する。
“０”のとき第１．′１”のとき第２の入力を選択し出
力する。
第５図は第４図中のセレクタ（４ａ）（４ｂ）の入力と
。
。
メモリモジュール（３ａＸ５ｂＸ３ｃＸＭＸ３ｅＸ３ｆ
Ｘ３ｇＸ５ｈ）（３１）（ｓｊＸ３ｋＸ３１）（３ｍＸ
３ｎＸ５ｏＸ３ｐ）の選択の対応を示した図である。
Ｘ３ｇＸ５ｈ）（３１）（ｓｊＸ３ｋＸ３１）（３ｍＸ
３ｎＸ５ｏＸ３ｐ）の選択の対応を示した図である。
上記のように構成することにより、メモリモジュール（
ＭＸ３ｈＸ３ｅ）がら成る新たなメモリグループを使用
することが可能となる。
ＭＸ３ｈＸ３ｅ）がら成る新たなメモリグループを使用
することが可能となる。
以上のようにこの発明によれば、メモリモジュール１６
個からなる記憶装置を、インターリーブの数Ｆ＝＝３と
したプライム・メモリ構成の記憶装置として使用する場
曾のアドレス変換回路において、メモリモジュールの選
択信号を作成するデコーダにセレクタ回路を付加したこ
とにより、メモリグループの数が５個のプライム・メモ
リ構成の記憶装置を実現できるという効果がある。
個からなる記憶装置を、インターリーブの数Ｆ＝＝３と
したプライム・メモリ構成の記憶装置として使用する場
曾のアドレス変換回路において、メモリモジュールの選
択信号を作成するデコーダにセレクタ回路を付加したこ
とにより、メモリグループの数が５個のプライム・メモ
リ構成の記憶装置を実現できるという効果がある。
第１図は従来のプライム・メモリ構成の記憶装置を示す
図、第２図はＲＯＭ内容を示す図、第３図はデコーダ入
力と９選択するメモリモジュールの対応を示す図、第４
図は本発明の一実施例を示す図、第５図はセレクタの入
力と２選択するメモリモジュールの対応を示す図である
。 図中、（１）はＲＯＭ 、 ＋２１はデコーダ、（３）
はメモリモジュール、 ＋４）はメモリグルー７” 、
＋５）はセレクタである。 なお２図中同一符号は同−又は相当部分を示す。 代理人大岩増雄 第１図 第２図
図、第２図はＲＯＭ内容を示す図、第３図はデコーダ入
力と９選択するメモリモジュールの対応を示す図、第４
図は本発明の一実施例を示す図、第５図はセレクタの入
力と２選択するメモリモジュールの対応を示す図である
。 図中、（１）はＲＯＭ 、 ＋２１はデコーダ、（３）
はメモリモジュール、 ＋４）はメモリグルー７” 、
＋５）はセレクタである。 なお２図中同一符号は同−又は相当部分を示す。 代理人大岩増雄 第１図 第２図
Claims (1)
- 【特許請求の範囲】 ２（Ｎ−２）ワード（Ｈ≧２）の記憶容量を持つメモリ
モジュールＭ個（Ｍ≧１２）をインターリーブの数Ｐ＝
３としたプライムメモリ構成の記憶装置において ２Ｎ
ワードの容量で、入カプトレスＡに対してＡをＰで割っ
た余りＲを出力する第１の出力と、ＡをＰで割った［Ｑ
を出力する＠２の出力を備えたＲＯＭと＊Ｉｓｔ及び第
２０入カボートを持ち、前記ＲＯＭの第１の出力を第１
の入力とし、“１１”を第２の入力とし、一方の入力を
選択して出力するセレクタと、第１及び第２の入力ポー
トを持ち、メモリグループ選択信号を第１の入力とし、
前記ＲＯＭの第１の出力を第２の入力とし、一方を選択
して出力するセレクタと、前記セレクタ出力を入力とし
、メモリモジュール選択（Ｎ−２） 信号を出力するデコーダと、２ ワードの記憶容量を持
ち、前記ＲＯＭの第２の出力をアドレスとし、前記デコ
ーダの出力を入出力制御信号とするメモリモジュールＭ
個を備えることを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3176884A JPS60176153A (ja) | 1984-02-22 | 1984-02-22 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3176884A JPS60176153A (ja) | 1984-02-22 | 1984-02-22 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60176153A true JPS60176153A (ja) | 1985-09-10 |
Family
ID=12340219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3176884A Pending JPS60176153A (ja) | 1984-02-22 | 1984-02-22 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60176153A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004164641A (ja) * | 2002-11-12 | 2004-06-10 | Hewlett-Packard Development Co Lp | メモリバンクへのアドレスのマッピングをするメモリコントローラ |
-
1984
- 1984-02-22 JP JP3176884A patent/JPS60176153A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004164641A (ja) * | 2002-11-12 | 2004-06-10 | Hewlett-Packard Development Co Lp | メモリバンクへのアドレスのマッピングをするメモリコントローラ |
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