JPS60173598A - 音程制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 灰！分野　・ 本発明は、オーディオ信号の周波数を指令に応じて変化
させることによって原音と再生音間の音程を制御する音
程制御装置に関する。

１技術 オーディオ信号を所定周期をもって標本化して得たデー
タを順次ＲＡ　Ｍ　（Ｒａｎｄｏｍ　Ａ　ｃｃｅｓｓＭ
ｅｍｏｒｙ　）等の記憶手段に書き込み、書き込まれた
データを読み出す周期を指令に応じて変化させることに
より読み出したデータから得られる再生オーディオ信号
の周波数を変化させて音程を制御する方式の音程制ｔＩ
ｌ装置として第１図に示す如き装置が本発明者によって
考案された。第１図において、入力端子、ＩＮを介して
オーディオ信号がＡ／Ｄ（アナログ・ディジタル）変換
器１に供給されている。Ａ／Ｄ変換器１において、オー
ディオ信号は所定周期をもって標本化されたのち得られ
た標本値に対応する所定数ビットのディジタルデータに
変換されてデータバス２に送出される。データバス２に
はＲＡＭ３のデータ入出力端子が接続されている。ＲＡ
Ｍ３のアドレス入力端子にはマルチプレクサ４を介して
書き込み位置情報発生手段としてのカウンタ５及びマル
チプレクサ６の出力が択一的に供給される。マルチプレ
クサ６は、制御入力が低レベルのとき第１読み出し位置
情報発生手段としてのカウンタ７の出力データを選択的
に出力しかつ制御入力が高レベルのとき第２読み出し位
置情報発生手段としての加算器８の出力データを選択的
に出力するように構成されている。

加算器８はカウンタ７の出力データと所定データＮとを
加算して得たデータを出力するにうに構成されている。

ＲＡＭ３にはパルス発生回路９より書ぎ込みパルスＰｗ
及び読み出しパルスＰＲが供給されている。ＲＡＭ３は
、書き込みパルスＰｗが発生したとき書き込みモードと
なりかつ読み出しパルスＰＲが発生したとき読み出しモ
ードとなるように構成されている。また、パルス発生回
路９は、クロックを発生しつつこのり１ツクに基づいて
所定周期をもって書き込みパルスＰｗを発生しかつ操作
部（図示せず）からの指令に応じた周期で読み出しパル
スＰＲ及びタイミングパルスを発生するように構成され
ている。このパルス発生回路９より出力された書き込み
パルスＰｗ及び読み出しパルスＰＲは、それぞれカウン
タ５及び７のクロック入力端子にも供給されている。ま
た、書き込みパルスＰｗが発生したときのみ所定時間に
亘ってマルチプレクサ４よりＲＡＭ３のアドレス入力端
子にカウンタ５の出力が選択的に供給されかつそれ以外
のとぎはマルチプレクサ６の出力がＲＡＭ３のアドレス
入力端子に供給されるようにマルチプレクサ４の制御入
力を発生する切換制御信号発生回路１０が設けられてい
る。

従って、’　ＲＡ　Ｍ　３にはデータバス２に送出され
たディジタルデータがカウンタ５の出力によって指定さ
れる記憶位−に順次記憶される。そして、指令に応じた
周期をもって読み出しパルスＰＲが発生するとＲＡＭ３
の各記憶位置に書き込まれたディジタルデータが書き込
まれた順に順次読み出されてデータバス２を介してラッ
チ回路１１及び１２のデータ入力端子に供給される。ラ
ッチ回路１１及び１２のクロック入力端子にはタイミン
グ５− コントロール回路１３におけるＤ形フリップ７０ツブ１
４及び１５のＱ出力が供給されている。Ｄ形フリップフ
ロップ１４のＤ入力端子には読み出しパルスＰＲと繰り
返し周波数が等しくかつ高レベルのタイミングパルスが
パルス発生回路９より供給されている。このＤ形フリッ
プフロップ１４のＱ出力はラッチ回路１１に供給される
と共にＤ形フリップ７０ツブ１６のＤ入力端子に供給さ
れている。Ｄ形フリップ７０ツブ１６のＱ出力はＤ形フ
リップフロップ１５のＤ入力端子及びマルチプレクサ６
の制御入力端子に供給されている。これらＤ形フリップ
７０ツブ１４及び１５のクロック入力端子にはパルス発
生回路９より出力されたクロックが直接供給されている
。また、Ｄ形フリップ７０ツブ１６のクロック入力端子
にはインバータ１７を介してパルス発生回路９より出力
されたり０ツクが供給されている。

ラッチ回路１１及び１２にはＤ形フリップ７０ツブ１４
及び１５のＱ出力が高レベルになった時ＲＡＭ３よりデ
ータバス２を介して供給されたデ６一 −タがそれぞれラッチされる。これらラッチ回路１１及
び１２の出力データは、ラッチ回路１８及び１９にそれ
ぞれ供給されて高レベルのタイミングパルスの発生詩に
ラッチされる。これらラッチ回路１８及び１９出力デー
タはＤ／Ａ変換器２０及び２１によってオーディオ信号
に変換されたのちＶＣＡ　（可変利得増幅器）２２及び
２３にそれぞれ供給される。ＶＣＡ２２及び２３は、例
えば制御入力端子に供給された所定のビット数のレベル
制御データの変化に応じて相反する方向に変化する利得
をもって入力信号を増幅するように構成されている。こ
れらＶＣＡ２２及び２３の制御入力端子にはレベル制御
データ発生回路２４の出力データが供給されている。レ
ベル制御データ発生回路２４は、カウンタ５の出力デー
タとカウンタ７及び加算器８のうちの一方の出力データ
との差が所定値以下になったときクロックが所定数回発
生する毎に変化するバイナリデータをレベル制御データ
として出力するように構成されている。そして、ＶＣＡ
２２及び２３の出力が加算回路２５によって加算された
のち出力端子ＯＵＴに導出される。

以上の構成において、Ｄ形フリップフロップ１４〜１６
は、クロック入力の立上りエツジでＤ入力をラッチする
ものとする。そうすると、第２図（Ａ）及び同図（Ｂ）
に示す如きクロックａ及び高レベルのタイミングパルス
わが発生した場合にＤ形フリップフロップ１４のＱ出力
Ｃは、同図（Ｃ）に示す如くタイミング信ｑｂ２Ｉｉ−
最大１クロック分遅延して得られる信号と同様の信号と
なる。

また、Ｄ形フリップフロップ１６のＱ出力ｄは、同図（
Ｄ）に示す如くＱ出力Ｃをクロックａの立上りエツジと
立下りエツジ間の時間だけ遅延した信号となる。また、
Ｄ形フリップ７０ツブ１５のＱ出力ｅは、同図（［）に
示す如くＱ出力Ｃを１クロック分遅延した信号となる。

従って、マルチプレクサ６の制御入力となっているＱ出
力ｄが低レベルのときＱ出力Ｃが高レベルとなりかつ０
１１１力ｄが高レベルのときＱ出力ｅが高レベルとなる
ことになる。このため、カウンタ７の出力データが読み
出しアドレスＲとしてＲＡＭ３のアドレス入力となって
いるときＲＡＭ３から読み出されたデータがラッチ回路
１１にラッチされる。また、加算器８の出力データが読
み出しアドレスＲ′としてＲＡＭ３のアドレス入力とな
っているときＲＡＭ３から読み出されたデータがラッチ
回路１２にラッチされる。

このラッチ回路１２にラッチされたデータから得られた
オーディオ信号は、通常第３図（Ｂ）に示ず如＜ＶＣＡ
２３によって減衰されて加算回路２５には供給されず、
ラッチ回路１１にラッチされたデータから得られオーデ
ィオ信号のみが同図（Ａ）に示す如くそのまま・ＶＣＡ
２２を経て加算器２５に供給されるようになっている。

このラッチ回路１１にラッチされたデータから得られる
オーディオ信号の周波数が指令応じて変化する読み出し
パルスＰＲの繰り返し周波数に応じて変化し、再生音の
音程制御がなされる。

読み出しパルスＰＲ及び書き込みパルスＰｗの繰り返し
周波数が異なると読み出しアドレスＲ又９− はＲ′とカウンタ５より出力される書き込みアドレスＷ
とが互いに近接することになる。そうする　′と、ＶＣ
Ａ２２の利得が徐々に小になると同時にＶＣＡ２３の利
得が徐、々に大になり始める（時刻ｔ）。このため、ラ
ッチ回路１１にラッチされたデータから得られかつＶＣ
Ａ２２を経たオーディオ信号の信号レベルが徐々に小に
なると同時にラッチ回路１２にラッチされたデータから
得られかつＶＣＡ２３を経たオーディオ信号の信号レベ
ルが徐々に大になる。ここで、ＶＣＡ２２の利得が０ど
なりかつＶＣＡ２３の利得が１となったとぎレベル制御
データ発生回路２４より低レベルのＶＣＡ終了信号が発
生し、その後クロックａが所定数回発生した時（時刻ｊ
２）ＶＣＡ終了信号が消滅すると同時に力ろンタ７に加
算器８の出力データがプリセットされかつレベル制御デ
ータ発生回路２４の出力が初期状態に戻ってＶＣＡ２２
及び２３の利得がそれぞれ１及びＯになるものとする。

そうすると、出力端子ＯＵ−「に導出されるオーディオ
信号は、第３図（Ｃ）に示す如く時刻ｔ１よ１０− で読み出しアドレスＲによって指定された記憶位置から
読み出されたデータから得られた信号であり、時刻ｔ１
から１２に亘って読み出しアドレスＲ及びＲ′によって
指定された記憶位置から読み出されたデータから得られ
た２つのオーディオ信号をＶＣＡ２２及び２３の利得に
よって定まる比率で加算合成して得られる信号となる。

そして、時刻ｔ２以降においては出力端子ＯＵＴに導出
される信号は、加惇器８の出力データがプリセットされ
て読み出しアドレスＲ′に対応するデータを出力するよ
うになまたカウンタ７の出力データによって指定された
記憶位置から読み出されたデータから得られる信号とな
る。

従って、棗き込みアドレスが読み出しアドレスＲ又はＲ
′と等しくなってデータの読み出しがなされてない記憶
位置に新たにデータが書き込まれたり、或いは既に読み
出しがなされている記憶位置に新たなデータの書き込み
がなされる前に再び読み出しがなされて再生音に不連続
な変化が生じる場合にこの変化が徐々に生じることとな
って聴感が損なわれるのを防止することができることに
なる。

ところが、第４図（Ａ＞に示す如き低レベルのＶＣＡ終
了信号が消滅した直後においてカウンタ７に加算器８の
出力データがプリセットされて読み出しアドレスＲ′に
よって指定された記憶位置から読み出されたデータがラ
ッチ回路１１にラッチされるが、王の前にＱ出力Ｃが高
レベルとなってラッチ回路１１にラッチされていたデー
タでありかつ読み出しアドレスＲによって得られたデー
タが同図（Ｂ）に示す如くラッチ回路１８にラッチされ
ることとなる。このため、ＶＣＡ終了信号の消滅後にお
いて読み出しアドレスＲ′によって得られるオーディオ
信号中に瞬間的に読み出しアドレスＲによって得られオ
ーディオ信号が混入してノイズが発生するという不都合
が考えられる。

尚、第４図（Ｃ）はラッチ回路１９にラッチされるデー
タを示している。

発明の概要 そこで、本発明の目的はノイズの発生を防止しつつ音程
制御をなすことができる音程制御装置を提供することで
ある。

本発明にＪ：る音程制御装置は、書き込み位置情報によ
って示される記憶位置と第１又は第２読み出し位置情報
によって示される記憶位置とが近接したとき第１読み出
し位置情報によって示された記憶位置から読み出された
データを一時記憶する第２記憶手段の記憶データから得
られる第１再生オーデイオ信号の信号のレベルを徐々に
低下させると同時に第２読み出し位置情報によって示さ
れた記憶位置から読み出されたデータを一時記憶する第
３記憶手段の記憶データから得られる第２再生オーデイ
オ信号の信号レベルを徐々に増大させて第２再生オーデ
イオ信号のみが出力されるようにしたのち第１読み出し
位置情報を第２読み出し位置情報と同一の情報に変化さ
せると共に第１再生オーデイオ信号のみが出力されるよ
うにしかつ第２再生オーデイオ信号のみが出力される間
に亘って第２及び第３記憶手段の記憶内容が同一になる
ようにした構成となっている。

１３− 実−１１ 以下、本発明の実施例につき第５図乃至第７図を参照し
て詳細に説明する。

第５図において、Ａ／Ｄ変換器１、データバス２、ＲＡ
Ｍ３、マルチプレクサ４，６、カウンタ５．７、加算器
８、パルス発生回路９、切換制御信号発生回路１０．ラ
ッチ回路１１，１２．１８゜１９、タイミングコントロ
ール回路１３、Ｄ／Ａ変換器２０．２１、ＶＣＡ２２．
２３、レベル制御データ発生回路２４及び加算回路２５
は第１図の装置と同様に接続されている。しかしながら
、本例においてはタイミングコントロール回路１３にお
けるＤ形フリップ７０ツブ１４のＱ出力Ｃはラッチ回路
１１には直接供給されずＡＮＤ（論理積）ゲート２６の
一方の入力端子に供給される。

ＡＮＤゲート２６の他方の入力端子にはレベル制御デー
タ発生回路２４よりＶＣＡ終了信号が供給されている。

このＡＮＤゲート２６の出力はＯＲ（論理積）ゲート２
７の一方の入力端子に供給されている。ＯＲゲート２７
の他方の入力端子には１４− Ｄ形フリップフロップ１５のＱ出力ｅが供給されている
。そして、このＯＲゲート２７の出力ｔがラッチ回路１
１に供給されている。

以」−の構成において、第６図（Ａ）に示す如き低レベ
ルのＶＣΔ終了信号が発生するどＡＮＤゲート２６の出
力は低レベルとなるので、ＯＲゲート２７の出力［は同
図（Ｂ）に示す如く同図（Ｉ））に示す如きＱ出力ｅと
同様に同図（Ｃ）に示す如きＱ出力ｄを１／２クロック
分遅延させた信号となる。また、ＶＣＡ信号が存在しな
いときはＱ　ｉｆｆ力ＣがＡＮＤゲート２６を経てＯＲ
ゲート２７の一方の入力端子に供給されるので、ＯＲゲ
ート２７の出力ｆはＱ出力Ｃが高レベルになるのと同タ
イミングで高レベルとなる。従って、ＶＣＡ終了信号が
存在しないときは第１図の装置と同様な動作が得られる
ことどなる。ＶＣＡ終了信号が第７図（Ａ）に示す如く
存在するときにはラッチ回路１１に供給される出力ｆが
Ｑ出力ｅと同タイミングで高レベルになるので同図（Ｂ
）に示す如くラッチ回路１１の出力データをラッチする
ラッチ回路１８には同図（Ｃ）に示す如ぎデータをラッ
チするラッチ回路１９と同様に読み出しアドレスＲ′に
よって得られたデータがラッチされることとなる。従っ
て、ＶＣＡ終了信号が消滅した直後において読み出しア
ドレスＲ′によって得られるオーディオ信号中に読み出
しアドレスＲによって得られるオーディオ信号が混入す
ることがなくなり、ノイズの発生が防止されることとな
る。

効　果 以上詳述した如く本発明による音程制御装置は、再生オ
ーディオ信号の切換時になす信号レベルの可変制御の終
了時にラッチ回路１１及び１２にラッチされるデータか
同一になるようにした構成となっているので、ラッチ回
路１１に対応している読み出しアドレスがラッチ回路１
２に対応していた読み出しアドレスに切換っだときにお
いてラッチ回路１１の出力データのラッチ回路１８にお
（）るラッチのタイミングに遅れが存在していてもノイ
ズの発生を防止することができるのである。

【図面の簡単な説明】

第１図は、発明者等によって提案されている音程制御装
置を示す回路ブロック図、第２図は、第１図の装置にお
けるタイミングコン１−ロール回路１３の回路動作を示
す波形図、第３図及び第４図は、第１図の装置の動作を
示す図、第５図は、本発明の一実施例を示す回路ブロッ
ク図、第６図は、第５図の装置におけるタイミングコン
トロール回路１３の回路動作を示す波形図、第７図は、
第５図の装置の動作を示す図である。 主要部分の符号の説明 １・・・・・・Ａ／Ｄ変換器 ３・・・・・・ＲＡＭ ５．７・・・・・・カウンタ ８・・・・・・加算器 １１．１２，１８．１９・・・・・・ラッチ回路１３・
・・・・・タイミングコントロール回路出願人　パイオ
ニア株式会社 代理人　弁理士　藤村元彦 １７一 ←　心　ミ 手続ンｍ正書（方式） 昭和５９年３月２３日 特許庁長官　殿　１ １、事イ９の表示 昭和５９年特許願第０３０１１６号 ２、発明の名称 音程制御装置 ３、補正をする者 事イ１との関係　特許出願人 住　所　東京都目黒区目黒１丁目４番１号名　称　（５
０１）　パイオニア株式会社４、代理人　〒１０４ 住　所　東京都中央区銀座３丁目１０番９号６、補正の
対象　明１１１１ｍと図面の浄＠（内容に変更なし）７
、補正の内容　別紙のとおり １Ａ−

Claims (1)

【特許請求の範囲】
1. 複数の記憶位置を有する第１記憶手段と、オーディオ信
   号を所定周期をもって標本化して得たデータが前記複数
   の記憶位置に順次書き込まれて記憶されるように前記所
   定周期をもって変化する書き込み位置情報を発生する書
   き込み位置情報発生手段と、前記複数の記憶位置に書き
   込まれた前記データが書き込まれた順に指令に応じた周
   期をもって順次読み出されるように第１読み出し位置情
   報を発生する第１読み出し位置情報発生手段と、前記第
   １読み出し位置情報とは互いに所定距離だけ離れた位置
   を示す第２読み出し位置情報を発生する第２読み出し位
   置情報発生手段と、前記第１読み出し位置情報によって
   示された記憶位置から読み出されたデータを一時記憶す
   る第２記憶手段と、前記第２読み出し位置情報によって
   示された記憶位置から読み出されたデータを一時記憶す
   る第３記憶手段とを含み、前記書き込み位置情報によっ
   て示される記憶位置と前記第１又は第２読み出し位置情
   報によって示される記憶位置とが近接したとき前記第２
   記憶手段に記憶されたデータから得られる第１再生オー
   デイオ信号の信号レベルを徐々に低下させると同時に前
   記第３記憶手段に記憶されたデータから得られる第２再
   生オーデイオ信号の信号レベルを徐々に増大させて前記
   第２再生オーデイオ信号のみが出力されるようにしたの
   ち前記第１読み出し位置情報を前記第２読み出し位置情
   報と同一の情報に変化さけると共に前記第１再生オーデ
   イオ信号にみが出力されるようにしかつ前記第２再生オ
   ーデイオ信号のみが出力される間に亘って前記第２及び
   第３記憶手段の記憶内容が同一になるようにしたことを
   特徴とする音程制御装置。