KR910006154B1

KR910006154B1 - 디지탈 뮤팅 회로

Info

Publication number: KR910006154B1
Application number: KR1019870011862A
Authority: KR
Inventors: 가즈야 야마다; 가즈노리 니시까와; 고오지 다나까
Original assignee: 니뽕 빅터 가부시기가이샤; 이노우에 도시야
Priority date: 1986-10-27
Filing date: 1987-10-26
Publication date: 1991-08-16
Also published as: JPS63108566A; EP0266159A3; DE3784212T2; KR880005603A; US4811370A; EP0266159B1; EP0266159A2; DE3784212D1; JPH0578104B2

Abstract

내용 없음.

Description

디지탈 뮤팅 회로

제1도는 본 발명의 한 실시예를 도시한 회로도.

제2a 내지 21도 및 3a 내지 3c 도는 각각 제1도에 도시된 회로의 동작 설명용 타이밍 챠트.

제4도는 본 발명의 다른 실시예를 도시한 회로도.

제5a 내지 5g 도는 제4도에 도시된 회로의 동작 설명용 타이밍 챠트.

* 도면의 주요부분에 대한 부호의 설명

1 : 샘플클럭 입력단자 2 : 뮤트제어신호 입력단자

3 : 뮤트복귀신호 입력단자 7 : 온 뮤트제어신호 발생회로

9 : 직병렬 변환기 10 : N 진 카운터

12 : PCM 음성 데이터 입력단자 15 : N 비트 셀렉터

16 : N 비트 레지스터

본 발명은 디지털 뮤팅 회로에 관한 것으로서, 특히 펄스 부호 변조(PCM)된 음성 데이터에 대하여 뮤팅을 걸고 뮤팅을 해제하는 디지털 뮤팅 회로에 관한 것이다.

아나로그 음성 신호를 펄스 부호 변조하여 얻은 오디오 데이터(PCM 음성 데이터)에 동기신호, 오검사 부호, 오정정 부호등을 부가하여, 소정의 신호 포맷의블록신호를 생성하고, 이 블록 단위로 시계 열적으로 합성된 디지털 오디오 신호를 더욱이 기록 재생에 적합한 변조 방식으로 변조하여, 이에따라 얻어진 피변조 디지털 오디오 신호를 기록 매체에 기록하고 이것을 재생하는 디지털 오디오 신호 기록 재생 시스템은 종래로부터 각종의 것이 알려져 있다.

이와같은 디지털 오디로 신호 기록 재생 시스템에 있어서, 재생시에 사용자의 의도에 따라 뮤팅시키고(이것을 ＂온뮤트＂라는 것으로 한다), 혹은 뮤티상태를 해제하여 원래의 음성 출력상태로 복귀시키게 하는(이것을 ＂오프뮤트＂라는 것으로 한다)것이 필요하게 된다.

종래의 디지털 오디오 신호 기록 재생 시스템에 있어서 뮤팅회로는 재생 및 복조된 PCM 음성 데이터를 D/A 변환기에 의해 디지털-아날로그 변환하여 얻은 재생 아나로그 음성 신호에 대하여 뮤트나 오프뮤트를 행하게 되어있다.

한편, IC(직접회로)는 대량 생산에 의해 대폭적인 저가격화가 가능하고, 또 디지털 IC는 전원 전압 변동, 잡음, 온도변화, 경시 변화등에 대하여 강하고, 고 신뢰성으로 안정한 동작이 가능하는 등 여러 장점이 있다. 이 때문에, 뮤팅 회로도 디지털화하여, 디지털 IC 내에 내장되게 하는 편이 유리하고 또 무조정화도 도모할 수가 있다.

본 발명은 상기의 점을 감안하여 장착된 것으로서, PCM 음성 데이터에 대하여 온뮤트 및 오프뮤트르 행할 수 있는 디지털 뮤팅회로를 제공하는 것을 목적으로 한다.

본 발명의 디지털 뮤팅회로는, N 비트(단, N은 2이상의 정수)의 디지털 음성 데이터의 레벨 제어를 행하는 레벨 제어수단과, 레지스터와, 디지털 음성 데이터의 상위 비트를 극성 반전하여 1샘플 클럭마다 하위 비트 방향으로 시프트하는 시프트 동작을 행하는 시프트 회로와, 레벨 제어 수단으로부터의 디지털 음성 데이터 또는 입력 디지털 음성 데이타와 시프트 레지스터 회로의 출력 디지털 음성 데이터의 한쪽을 레지스터로 선택 출력하는 선택 수단으로 되어 있다.

레벨 제어수단은 오프 뮤트시, 제1디지탈 음성 데이터를 그대로 통과시키고, 온뮤트 상태로부터 오프뮤트 상태로 전환된 시점 직후부터 일정기간은 제1디지탈 음성 데이터의 비트 시프트 및 극성 반전을 행하고 1샘플 클럭마다 서서히 레벨을 접지 전위 레벨로부터 제1디지탈 음성 데이타가 나타나는 레벨까지 변화시켜 온뮤트 제어신호 입력 기간중은 접지 전위 레벨의 제2디지탈 음성 데이터를 출력한다.

시프트 회로는 레지스터 출력 디지털 음성 데이터의 상위 비트를 극성 반전하여 1샘플 클럭마다 하위 비트 방향으로 시프트하는 시프트 동작을 행하는데 의해 1샘플 클럭마다 점차 레벨이 저하하는 디지털 음성 데이터를 출력한다.

레벨 제어수단 및 시프트 회로로부터 각각 인출된 디지털 음성 데이터는 선택 수단에 공급되고, 여기에서, 온뮤트 제어신호 입력 시점으로부터 일정기간만 시프트 회로의 출력 디지털 음성 데이터가 레지스터로 선택 출력되고, 그 이외의 기간은 레벨제어 수단으로부터의 디지털 음성 데이터가 선택 출력되어 레지스터를 거쳐 출력단자로 출력된다.

또한, 선택수단은 입력 디지털 음성 데이터와 시프트 회르의 출력 디지털 음성데이타의 어느 한쪽을 선택출력할 수가 있고, 이 경우는 레지스터의 출력 디지털 음성 데이터가 레벨 제어수단을 거쳐 출력단자로 출력된다.

제1도는 본 발명이 되는 디지털 뮤팅회로의 한 실시예의 회로도를 도시한다. 동 도면중, 입력단자(1)에 제2a도에 모식적으로 도시한 타이밍으로 입력된 샘플 클럭 a는D형 플립플롭(4,5) 및 직 병렬 변환기(9)의 각 클럭단자에 각각 공급되는 한편, 후술의N진 카운터(10)의 클럭단자 및 N비트 레지스터(16)의 클럭단자에 각각 공급된다. 이 샘플 클럭 a는 후술의 입력단자(12)로부터 입력되는 제21도에 도시된 양자화 비트수 N비트(단, N은 2 이상의 정수로, 예를 들면 16)의 PCM 음성 데이터 i의 각 워드의 전송주기에 같은 주기로 입력된다.

또한, 입력단자(2)에는 외부 제어회로(도시안됨)로부터의 제2b도에 도시한 뮤트제어신호 b가 입력되고, D형 플립플롭(4)의 데이터 입력단자에 인가된다. 이 뮤트제어신호 b는, 온 뮤트시 로우레벨, 오프뮤트시는 하이레벨로 되는 2치 신호이다. 더욱이, 입력단자(3)에는 상기 외부 제어회로로부터 제2c도에 도시된 바와 같이, 뮤트 복귀시에만 로우레벨로 되는 뮤트 복귀신호C가 입력된다.

D형 플립플롭(4 및 5)는 2단 종속 접속되어 있는, D형 플립플롭(5)의 Q출력단자로부터 제2e도에 도시된 바와 같이, 뮤트제어신호 b가 로우레벨로된 시점으로부터 2샘플 클럭 후의 시점에서 로우레벨로 되고, 뮤트 제어신호 b가 하이레벨로된 시점으로부터 2샘플 클럭 후의 시점에서 하이레벨로 되는 펄스 e가 인출된다. NAND회로(6)는 D형 플립플롭(4)의

출력 펄스와 D형 플립플롭(5)의 Q출력펄스 e를 각각 입력 신호로 받아 제2D도에 도시된 바와 같은 펄스 D를 발생 출력한다.

즉, D형 플립플롭(4,5) 및 NAND회로(6)는, 오프뮤트 제어신호 발생회로(7)를 구성하고 있는, NAND회로(6)로부터, 뮤트 제어신호 b가 로우레벨로된 시점 직후에, 샘플 클럭 a에 위상 동기한, 1샘플 클럭폭(즉, 입력 PCM음성 데이터를 i의 1워드 전송주기)의 부극성 펄스 D를 발생 출력하고, 이것을 N진 카운터(10)의 클럭어 단자에 인가하여 이것을 클리어한다. N진 카운터(10)는 그 캐리 출력이 인버터(11)를 거쳐 그 인에이블 단자에 인가되는 구성으로 되어 있고, 상기 부극성의 온뮤트 제어신호 D에 의해 클리어된 시점으로부터 로우레벨로되고, 입력 샘플 클럭 a를 (N-1)개를 계수한 시점에서 하이레벨로 복귀하는 펄스 f(제2f도에 도시됨)를, 그 캐리 출력단자로부터 출력한다. 펄스 f가 하이레벨로 된 후는, 다음에 클리어펄스가 올때까지 카운터(10)는 그 계수 동작을 정지한다.

또한, D형 플립플롭(8)은 상기 부극성의 뮤트 복귀 신호 C에 의해 프리셋트되고, 또, 상기 펄스 e가 로우레벨의 기간 클리어되는 구성으로 되어 있고, 제2g도에 도시된 바와 같이 펄스 e가 로우레벨로된 시점에서 로우레벨로 되고, 펄스 e가 하이레벨로된 후에 뮤트 복귀 신호 C가 입력된 시점에서 하이레벨로 되는 펄스 g를 발생하여 직병렬 변환기(9)의 클리어 단자에 인가한다.

직병렬 변환기(9)는 상기 펄스 g가 로우레벨인 기간은 클리어 상태로 되어 있기 때문에 그 N비트의 출력단자의 각 출력 신호는 각각 모두 로우레벨로 되어 있고, 펄스 g가 하이레벨로 된 시점직후의 최초의 샘플클럭 a의 입력 시점에서 제2h도에 도시된 바와 같이, 그 출력단자 ＂1＂로부터 하이레벨의 신호를 발생하여 데이터 셀렉터(13N)의 셀렉트 단자에 출력하고, 2번째의 샘플 클럭 a의 입력 시점에서 그 출력단자 ＂2＂로부터 하이레벨의 신호를 발생하여 제2h도에 도시된 바와 같이 데이터 셀렉터(13₁)의 셀렉트 단자로 출력하고, 이하, 샘플클럭 a가 1개 입력될 때마다, 그 3번째의 출력단자로부터 N번째의 출력단자까지 제2h도에 도시된 바와 같이 순서대로 하이레벨의 신호를 발생하여 데이터 셀렉터(13₂)내지 (13_N-1)의 셀렉트 단자로 출력한다.

데이터 셀렉터(13₁) 내지 (13_N)는 2입력 1출력 타임의 회로이고, 그 셀렉트 단자의 입력 레벨이 로우레벨일 때 입력단자 A의 입력 데이터를 선택 출력하고, 셀렉트단자의 입력 레벨이 하이레벨일 때는 입력단자B의 입력 데이터를 선택 출력하는 구성으로 되어 있다. 또, 데이터 셀렉터(13₁) 내지 (13_N)의 각 입력단자 B에는, 예를 들면 기록매체로부터 재생되어, 그후 디인터리브, 시간축 압축, 지터흡수, 오검출 정정등이 오무 행해진 후의 재생 PCM음성 데이터 i가 대응하는 비트마다 입력된다.

즉, 데이터 셀렉터(13_N)의 입력단자 B에는 PCM음성 데이터의 MSB가 입력되고,데이타 셀렉터(13₁)의 입력단자 B에는 PCM음성 데이타 LSB가 입력된다. 이 PCM음성 데이타 i는 양자화 비트수 N비트이고, 제21도에 모식적으로 도시된 바와 같이, M-3번째의 1워드의 데이터(_M-3D_N내지_M-3D₁), M-3번째의 1워드의 데이터(_M-3D_N내지_M-2D₁), M-1번째의 1워드의 데이터(_M-2D_N내지 Sm-2D₁), M번째의 1워드의 데이터(_MD_N내지_MD₁) 와 같이 원래의 순서대로 입력된다. 즉, 제2l도 및 후술의 제3a도 내지 제3c도중, AdB는 A번째의 워드의 하위 B비트째의 PCM음성 데이타를 나타낸다. 또, 본 실시예에서는 PCM음성 데이타의 부호 형식은 오프셋 바이너리인 것으로 설명한다.

더우기, 데이타를 셀렉터(13₁), 내지 (13_N)의 각 입력단자 A중에서, 데이터 셀렉터(13_N)의 입력단자 A에는 항상 하이레벨의 신호가 입력되고, 그 이외의 데이터 셀렉터(13₁) 내지 (13_N-1)의 각 입력단자 A에는 데이터 셀렉터(13_N)의 출력 데이터를 인버터(14)에 의해 극성 반전하여 얻은 데이터가 각각 공급되는 구성으로 되어 있다.

이에따라, 데이터 셀렉터(13_N),(13_N-1)…(13₁)의 각 출력 데이타는 제3a도에 모식적으로 도시된 바와 같이, 상기 펄스 g가 로우레벨로 될때까지의 오프뮤트시에는 입력 PCM음성 데이타 i의 MSB, N-1 비트째,… ,LSB의 각 데이타가 그대로 선택 출력되지만, 상기 펄스 g가 로우레벨로 되면(이 시점을 제3a도의 상부에 GL로 표시)직병렬 변환기(9)의 N비트의 출력이 모두 로우레벨로 되므로, 데이타 셀렉터(13_N)의 출력 데이타는 그 입력단자 A에 입력되고 있는 하이레벨(논리＂1＂)로 되고, 데이타 셀렉터(13_N-1)내지 (13₁)의 각 출력 데이타는 각각 그 입력단자에 입력되며, 인버터(14)에 의해 데이타 셀렉터(13_N)의 출력 하이레벨을 극성 반전하여 얻은 로우레벨(논리 ＂0＂)로 된다.

따라서, 온뮤트시에는 데이타 셀렉터(13_N) 내지 (13₁)로부터 인출된 전부 N비트의 PCM음성 데이타 j의 값은 제3a도에 도시된 바와 같이, ＂1000…0＂으로표시되고, 극성비트인 MSB의 값만 ＂1＂이며 그이외의N-1비트의 값은 모두＂0＂이 되고, 또, 온뮤트 기간중에는 이값으로 유지된다. 이 값은 오프셋 바이너리에서는 주지된 바와 같이 ＂0＂, 즉, 접지 전위를 나타낸다.

다음에, 상기 펄스 g가 로우레벨로부터 하이레벨로 되면(이 시점을 제3a도의 상부에 GH로 표시) 상기와 같이 샘플 클럭 a가 1개 입력될때마다 직병렬 변환기(9)의 출력이 제2h도에 도시된 바와 같이 순차 하이레벨로 변화하므로, 데이타 셀렉터(13N) 내지 (13₁)는 샘플클럭 a에 동기하여 우성 최초로 데이타 셀렉터(13N)가 입력단자B의 입력 PCM음성 데이타 i를 선택 출력하도록 전환되고, 이하, 샘플클럭 a의 입력시마다, 데이타 셀렉터(13₁),(13₂)…(13_N-1)의 순서로 입력 PCM 음성 데이터 i를 선택 출력하도록 전환된다. 이에따라 데이터 셀렉터(13_N) 내지 (13₁)로부터 병렬로 인출된 전부호 N비트의 PCM음성 데이터 j의 값은 제3a도에 도시된 바와 같이 변화한다.

즉, 오프뮤트 후, PCM음성 데이터 j의 값은 ＂1000…0＂의 다음에 입력 PCM음성 데이터 i의 MSB의 값_PD_N과 동일값의 MSB와, 그 MSB의 반전 출력의 값_P

_N을 나머지 N_-1비트의 값으로 하는 전부로 N비트의 값(이것은 접지 전위 또는 접지 전위보다 LSB 1비트분의 레벨만큼 부측의 극히 작은 전위를 나타낸다)으로 되고, 다음에 MSB와 LSB거 입력 PCM 음성 데이타 i의 MSB의 값_P+1D_N과 LSB의 값_P-1D₁에서 다른 N-2비트는 MSB의 반전 출력의 값_P+1

_N을 나타낸다. 이것은 접지 전위보다 SLB 1비트분의 레벨 만큼 정측의 극히 작은 전위가 접지 전위보다 하위2 비트분의 레벨만큼 부측의 극히 작은 전위를 나타낸다.

이하, 상기와 같이하여, PCM음성 데이터 j의 값은 MSB의 값은 입력 PCM음성 데이터 i의 MSB와 동일하고 LSB로부터 상위 비트 방향으로 1비트씩 입력 PCM음성 데이터 i의 대응하는 비트와 같은 값으로 되는 데이터가 인출된다.

즉, 오프뮤트 시점으로부터 서서히 레벨이 최소 레벨로부터 입력 PCM음성 데이터가 i가 나타내는 레벨까지 복귀하게 하는 PCM음성 데이터 j가 인출되어 N비트 셀렉터(15)의 입력단자 B에 인가된다.

N비트 셀렉터(15)는 상기 펄스 f가 로우레벨의 기간은 입력단자 A의 입력 데이터를 선택 출력하고, 펄스 f가 하이레벨의 기간은 입력단자 B의 입력 데이터를 선택출력하는 구성으로 되어있다. N비트 레지스터(16)는 N비트 셀렉터(15)로부터의 N비트의 병렬 출력 PCM음성 데이터를 샘플 클럭 a의 입력시마다 기억유지함과 함께, 1샘플 클럭 입력전의 기억 N비트 PCM음성 데이터를 시프트 회로(17) 및 출력단자(18)로 각각 출력한다. 시프트회로(17)는 입력 N비트 데이터의 MSB만 그대로 MSB로서 출력하고, 또, 입력 N비트 데이터의 MSB의 데이터를 인버터에 의해 극성 반전한 데이터를 상위 2비트째의 데이터로서 출력하며, 또, 입력 N비트 데이터의 상위 2비트째로부터 하위 2비트째까지의 전부로 N-2비트의 데이터는 1비트씩 하위로 시프트하여 N비트 셀렉터(15)의 입력단자가 A로 출력된다.

이에따라, 상기 펄스 f가 하이레벨인 오프뮤트 기간중은 N비트 레지스터(16)의 출력신호 제3c도에 모식적으로 도시된 바와 같이. 입력 PCM 음성 데이터 i를 1샘플 클럭지연한 PCM 음성 데이터 ν로 되게 한다. 또한, 상기 펄스 f가 온뮤트에 의해 로우레벨로 되면(이 펄스 f가 로우레벨로 된 시점을 제3a도의 상부에 FL로 표시), 로우레벨로 된 시점직후의 1샘플 클럭 기간은 N비트레지스터(16)로부터 그 직전의 1샘플 클럭의 PCM 음성 데이터 i(제3c도 에_M-1D_N,_M-1D_N-1,…,_M-1D₁로 표시)가 출력되고, 펄스 f가 로우레벨로 된 시점으로부터 2샘플 클럭후로부터 N비트 셀렉터(15)의 입력단자 A의 입력 PCM 음성 데이터 K가 출력되기 시작한다.

즉, 펄스 f가 로우레벨로 된 시점으로부터 2샘플클럭 후의 펄스 f의 로우레벨기간(제3c도의 하부에 T_ON으로 표시)중은 제3b도에 도시된 바와 같이, 시프트 회로(17)의 출력 PCM 음성 데이터 K는, MSB의 값은_M-1D_N에 고정되지만 MSB의 값_M-1D_N과 역극성의 값_M-1

_N이 1비트씩 하위 비트 방향으로 샘플 클럭 a에 동기하여 시프트하고 있고, N-1샘플 클럭후에 MSB의 값만이_M-1D_N에서, 나머지 N-1비트의 값이 모두_M-1

_N으로 된다(즉, ＂1000…0＂ 또는 ＂0111…1＂).

즉, PCM음성 데이터 K는 상기의 기간 TON중에는 1샘플 클럭마다-6dB씩 서서히 감쇠하는 값의 데이터로서 시프트 회로(17)로부터 인출되어 N비트 셀렉터(15)의 입력단자 A에 공급되고, 더욱이 N비트 셀렉터(15)를 통과하여 N비트 레지스터(16)에 공급된다. 따라서 N비트 레지스터(16)의 출력 PCM 음성 데이터 ν은 제3c도에 모식적으로 도시된 바와 같이, 상기 기간 TON중에는 PCM 음성데이타 K를 1샘플 클럭 지연한 데이터로되고, 출력단자(18)를 거쳐 D/A 변환기(도시안됨)로 공급된다. 이에따라, 온뮤트시는 출력 PCM 음성 데이터 ν은 곧 최소 레벨로 뮤팅되는 것은 아니고, 1샘플 클럭마다 -6dB씩 서서히 감쇠되어 최소레벨로 도달되므로 급격히 뮤팅한 경우에 생기는 노이즈의 발생이 방지된다.

다음에, 상기 펄스 f가 N-1샘플 클럭의 계수에 의해 로우레벨로부터 하이레벨로되면(이 시점을 제3a도의 상부에 FH로 표시), N비트 셀렉터(15)가 입력단자 B의 입력 데이터를 출력하도록 전환되므로, 이 시점으로부터 1샘플 클럭후부터 PCM 음성 데이터 j의 값 ＂1000…0＂이 N비트 레지스터(16)로부터 인출된다. 즉, N비트 레지스터(16)는 제3c도에 모식적으로 도시된 바와 같이, 펄스 f가 하이레벨로된 시점의 1샘플 클럭후부터 접지 전위를 나타내는 값 ＂1000…0＂을 출력하기 시작하며, 오프뮤트에 의해 펄스 g가 하이레벨로 된 직후의 1샘플클럭 기간까지 계속하여 이 접지 전위를 나타내는 값을 출력하여 유지한다.

펄스 g가 하이레벨로 된 직후의 2샘플 클럭째로부터 N-1샘플 클럭기간(제3c도의 하측에 T_Off로 표시)은 상기한 바와 같이, 직병렬 변환기(9)의 출력이 소정 순서로 하이레벨로 되고, 제3c도에 모식적으로 도시한 바와 같이, 이때의 PCM 음성데이타 j가 N비트 레지스터(16)로부터 출력 PCM 음성 데이터로서 출력되기 시작한다. 상기와 같이, 이 기간 T_Off의 PCM 음성 데이터 ν은 레벨이 최소 레벨로부터 입력 PCM 음성 데이터 i의 레벨까지 서서히 복귀하도록 변화한다. 따라서, 오프뮤트시에도 곧장 뮤팅을 해제하는 것은 아니고, 서서히 복귀하므로 노이즈의 발생을 방지할 수가 있다.

상기 기간 T_Off경과 후는 온뮤트 제어신호 D가 발생될때까지, 직병렬 변환기(9)의 N비트 출력신호는 모두 하이레벨의 상태를 유지하고 있으므로, 입력 PCM 음성데이타 i가 데이터 셀렉터(13₁) 내지 (13_N)를 그대로 통과하고, 더욱이, N비트 셀렉터(15) 및 N비트 레지스터(16)을 각각 통하여 출력단자(18)로 그대로 출력된다.

다음에 본 발명 회로의 다른 실시예에 대해 제4도 및 제5도와 함께 설명한다. 제4도중 제1도와 동일한 구성부분에는 동일부호를 부여하여 그 설명을 생략한다. 또한, 제5도중 제2도와 동일 신호에는 역시 동일 부호를 부여하여, 그 설명을 생략한다.

제4도에 있어서, 카운터(10)의 출력펄스 f는 2단 종속 접속된 D형 플립플롭(20 및 21)중 D형 플립플롭(20)의 데이터 입력단자에 인가된다. NAND회로(22)는 D형 플립플롭(20)의 Q출력과 D형 플립플롭(21)의

출력의 부정 논리적을 취하여 제5e도에 도시한 바와 같이, 펄스 f의 입상 시점으로부터 1샘플 클럭지연되어 입하하고, 1샘플 클럭폭의 부극성 펄스 m을 발생하여, 이 펄스 m을 D형 프립플롭(8)의 클리어 단자에 인가된다.

이에따라, D형 플립플롭(8)의 그 Q출력단자로부터 제5g도에 도시된 바와 같이, 상기 펄스 m의 입력 시점에서 입하하고, 뮤트 복귀 신호 C의 입력 시점에서 입상하는 펄스 N을 발생하여, 이 펄스 N을 직병렬 변환기(9)의 클리어 단자에 인가 한다. 직병렬 변환기(9)는 상기한 바와 같이, 펄스 N이 하이레벨로 된 시점으로부터 N샘플 클럭 기간, 순차를 하이레벨로 되는 펄스를 그 N비트 출력단자로부터 출력한다.

본 실시예는, 제1도의 입력부와 출력부를 D형 플립플롭(20 및 21)과 NAND회로(22)를 추가하는 것으로 교체된 구성으로 한 것이고, 본 실시예도 제1도와 같은 뮤트 처리가 실시된 PCM 음성 데이터르 출력단자(18)로 출력할 수가 있다.

또한, 본 발명은 상기의 실시예에 한정되는 것이 아니고, PCM 음성 데이터의 부호형식은 2의 보수 표시등의 다른 부호 형식으로 하여도 좋다.

상술한 바와 같이, 본 발명에 의하면, PCM 음성 데이터에 대하여 디지털 회로 구성으로 뮤팅의 온.오프를 행할 수가 있으므로, IC에 내장할 수가 있고 IC화한 경우에는 아나로그 회로에 비해, 전원전압 변동, 잡음, 온도변화, 경시변화 등에 대하여 강하고, 신뢰성이 높고, 또한 무조정화가 가능하며, 더욱이, 외부부품을 적게할 수가 있어서 염가이고, 또, 소형으로 구성할 수가 있으며, 온뮤트 직후 및 오프뮤트 직후는 레벨이 점차로 변화하도록 한 것이므로, 급격히 레벨을 변화시킨 경우에 발생하는 노이즈의 발생을 방지할 수 있어, 청감상 자연적인 뮤팅의 온 오프 동작을 행할 수가 있는 등의 장점을 갖는 것이다.

Claims

오프뮤트시는 N비트(단,N은 2이상의 정수)의 제1디지털 음성 데이터를 그대로 통과하고, 온뮤트상태로부터 오프 뮤트상태로 전환된 시점 직후부터 일정기간은 상기 제1디지털 음성 데이터의 비트 시프트 및 극성반전을 행하여 1샘플 클럭마다 서서히 레벨을 접지 전위 레벨로부터 상기 제1디지탈 음성 데이터가 나타내는 레벨까지 변화시키고, 온뮤트 제어신호 입력 기간중은 접지 전위 레벨의 제2디지탈 음성 데이터를 출력하는 레벨 제어수단｛7(=4+5+6)+8+9+10+11+13₁내지 13_N+14｝과, N비트의 디지털 음성 데이터를 유지한 후 상기 샘플클럭에 동기하여 출력하는 레지스터(16)와, 상기 레지스터(16)의 출력 디지털 음성 데이터의 상위 비트를 극성 반전하여 1샘플 클럭마다 하위 비트 방향으로 시프트하는 시프트 동작을 행하는 시프트 회로(17)와, 상기 시프트 회로(17)의 출력 디지털 음성 데이터가 공급됨과 동시에, 상기 레벨 제어수단(7 내지 14)으로부터의 디지털 음성 데이터가 입력 신호로 공급되어, 온뮤트 제어신호 입력 시점으로부터 일정기간만 상기 시프트 회로(17)의 출력 디지털 음성 신호를 상기 레지스터(16)로 선택 출력하고, 그이외의 기간은 상기 레벨 제어수단(7 내지 14)으로부터의 디지털 음성 데이터를 선택출력하여 상기 레지스터(16)로 공급하는 선택 수단(15)으로 이루어지고, 상기 레지스터(16)로부터 디지털 음성 데이터를 출력단자(18)로 출력하는 것을 특징으로 하는 디지털 뮤팅회로.
오프뮤트시는 N비트(단, N은 2이상의 정수)의 제1디지탈 음성 데이터를 그대로 통과하고, 온뮤트상태로부터 오프뮤트상태로 전환된 시점 직후부터 일정기간은 상기 제1디지탈 음성 데이터의 비트 시프트 및 극성반전을 행하여 1샘플 클럭마다 서서히 레벨을 접지 전위 레벨로부터 상기 제1디지탈 음성 데이터가 나타내는 레벨까지 변화시키고, 온뮤트 제어신호 입력 기간중은 접지 전위 레벨의 제2디지탈 음성 데이터를 출력하는 레벨 제어수단｛7(=4+5+6)+8+9+10+11+131 내지 13N+14+20+21 +22｝과, N비트의 디지털 음성 데이터를 유지한 후 상기 샘플클럭에 동기하여 출력하는 레지스터(16)와, 상기 레지스터(16)의 출력 디지털 음성 데이터의 상위 비트를 극성 반전하여 1샘플 클럭마다 하위 비트 방향으로 시프트하는 시프트 동작을 행하는 시프트 회로(17)와, 상기 시프트 회로(17)의 출력 디지털 음성 데이터가 공급됨과 동시에, 입력단자(12)로부터의 N비트의 디지털 음성 데이터가 입력 신호로 공급되어, 온뮤트 제어신호 입력시점으로부터 일정기간만 상기 시프트 회로의 출력 디지털 음성 신호를 상기 레지스터로 선택 출력하고, 그 이외의 기간은 상기 입력단자(12)로부터의 디지털 음성 데이터를 선택 출력하여 상기 레지스터(16)로 공급하는 선택수단(15)으로 이루어지고, 상기 레지스터(16)의 출력 디지털 음성 데이터가 공급되는 상기 레벨 제어 수단(7 내지 14, 20 내지 22)으로부터 디지털 음성 데이터를 출력단자로 출력하는 것을 특징으로 하는 디지털 뮤팅회로.