JPS60169951A - 暴走監視方式 - Google Patents
暴走監視方式Info
- Publication number
- JPS60169951A JPS60169951A JP59025601A JP2560184A JPS60169951A JP S60169951 A JPS60169951 A JP S60169951A JP 59025601 A JP59025601 A JP 59025601A JP 2560184 A JP2560184 A JP 2560184A JP S60169951 A JPS60169951 A JP S60169951A
- Authority
- JP
- Japan
- Prior art keywords
- address
- runaway
- memory
- addresses
- detecting
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/076—Error or fault detection not based on redundancy by exceeding limits by exceeding a count or rate limit, e.g. word- or bit count limit
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0715—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a system implementing multitasking
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はデータ処理装置（ＯＰＵ）で制御され、複数の
マツパに区分されたアドレス空間領域を切替え、メモリ
、入出力装置（ｌ１０）をアクセスするデータ処理シス
テムの暴走監視方式に関するものである。
マツパに区分されたアドレス空間領域を切替え、メモリ
、入出力装置（ｌ１０）をアクセスするデータ処理シス
テムの暴走監視方式に関するものである。
（２）従来技術と問題点
一般に、ＯＰＵで制御されメモリ、Ｉｌｏをアクセスす
るデータ処理装置において、暴走を検出する方法は第１
図に示すように行なわれている。
るデータ処理装置において、暴走を検出する方法は第１
図に示すように行なわれている。
即ち、０ＰＵ１の制御下にあるメモリ２．Ｉ／Ｑ３に対
し、所定のＩ ＭＢ （メガバイト）のうちメモリ２゜
Ｉｌｏ ５にアクセスしないアドレス空間４をＯＰＵ
１にアクセスさせる。これによυ、パスタイムが所定時
間をオーバしたことをパスタイムオーバ検出回路５が検
出する。そしてこの検出結果をＯＰＵ １に対しＮｙｔ
ｔすなわち最優先の割込みによシ通知する方法が採られ
ている。しかし、これは本来０ＰＵ１が有するアドレス
空間範囲（ζこではＩＭＢ）の中でのみ行なわれている
。
し、所定のＩ ＭＢ （メガバイト）のうちメモリ２゜
Ｉｌｏ ５にアクセスしないアドレス空間４をＯＰＵ
１にアクセスさせる。これによυ、パスタイムが所定時
間をオーバしたことをパスタイムオーバ検出回路５が検
出する。そしてこの検出結果をＯＰＵ １に対しＮｙｔ
ｔすなわち最優先の割込みによシ通知する方法が採られ
ている。しかし、これは本来０ＰＵ１が有するアドレス
空間範囲（ζこではＩＭＢ）の中でのみ行なわれている
。
これに対し、アドレスを拡張するため、後述のマツパと
呼ばれる高速ＲＡＭが用いられ、アドレスの上位バイト
を参照する方法がとられている。たとえば１マツパがＩ
ＭＢの１６個のマツパがプログラムのタスク毎に切替え
られ１６ＭＢの範囲に拡張される。
呼ばれる高速ＲＡＭが用いられ、アドレスの上位バイト
を参照する方法がとられている。たとえば１マツパがＩ
ＭＢの１６個のマツパがプログラムのタスク毎に切替え
られ１６ＭＢの範囲に拡張される。
このようにアドレス拡張されたデータ処理システムに対
する暴走検出方式としては、前述のマツパのない場合の
方式でなくマツパの特徴を利用して効率的に行なうこと
が望まれている。
する暴走検出方式としては、前述のマツパのない場合の
方式でなくマツパの特徴を利用して効率的に行なうこと
が望まれている。
（３）発明の目的
本発明の目的はＯＰＵで制御され、複数のマツパに区分
されたアドレス空間領域を切替え、メモリ。
されたアドレス空間領域を切替え、メモリ。
入出力装置（Ｉｌｏ ）をアクセスするデータ処理シス
テムの効率の良い暴走監視方式を提供することである。
テムの効率の良い暴走監視方式を提供することである。
（４）発明の構成
前記目的を達成するため、本発明の暴走監視方式は処理
装置によって制御され、アドレス空間領域を所定単位に
区分して割当てた複数のマツパを切替えてメモリまたは
入出力装置をアクセスするアドレス拡張データ処理シス
テムにおいて、前記マツパに割当てられたアドレス中の
メモリまたは入出力装置に指定されていないアドレスま
たは使用されないマツパの全アドレスに暴走監視用アド
レスを設定し、該アドレスのアクセスに対応するパスタ
イムオーバを検出する検出手段を設け、該検出手段の検
出結果を優先割込手段によ多処理装置に通知することを
特徴とするものである。
装置によって制御され、アドレス空間領域を所定単位に
区分して割当てた複数のマツパを切替えてメモリまたは
入出力装置をアクセスするアドレス拡張データ処理シス
テムにおいて、前記マツパに割当てられたアドレス中の
メモリまたは入出力装置に指定されていないアドレスま
たは使用されないマツパの全アドレスに暴走監視用アド
レスを設定し、該アドレスのアクセスに対応するパスタ
イムオーバを検出する検出手段を設け、該検出手段の検
出結果を優先割込手段によ多処理装置に通知することを
特徴とするものである。
（５）発明の実施例
第２図は本発明の実施例の構成説明図である。
同図において、０ＰＵＩの制御によシメモリ２から読出
されたアドレスによシ、プログラムのタスクに応じ複数
のマツパ１１１ 、 ｔｌｇ 、・・・１１１６を切替
え、アドレス対応のＩｌｏ １２．１５等をアクセスす
る。
されたアドレスによシ、プログラムのタスクに応じ複数
のマツパ１１１ 、 ｔｌｇ 、・・・１１１６を切替
え、アドレス対応のＩｌｏ １２．１５等をアクセスす
る。
各マツパはたとえばＩＭＢのうちプレグ２ムのタスクに
応じて所要の領域（バンク）が使用される。
応じて所要の領域（バンク）が使用される。
従って図に示すようにＩｌｏ １２，１３はＩＭＢのう
ちの１部分１２−１．１３−１がアクセス可能であシ、
その他のアドレスにはアクセスすべき実体がない。これ
は斜線部１２−２．１３−２で示される。従ってこのア
クセスすべき実体のない領域に暴走検出用アドレスを設
定しておけば、当然アクセスはアウトとなるから、パス
タイムオーバ検出回路５によシタイムオーバが検出され
ＯＰＵ １に通知される。ＯＰＵ １では最優先割込み
によシこの結果を認識する。さらに、実際に暴走した場
合には直ちに停止し対応策を構する。
ちの１部分１２−１．１３−１がアクセス可能であシ、
その他のアドレスにはアクセスすべき実体がない。これ
は斜線部１２−２．１３−２で示される。従ってこのア
クセスすべき実体のない領域に暴走検出用アドレスを設
定しておけば、当然アクセスはアウトとなるから、パス
タイムオーバ検出回路５によシタイムオーバが検出され
ＯＰＵ １に通知される。ＯＰＵ １では最優先割込み
によシこの結果を認識する。さらに、実際に暴走した場
合には直ちに停止し対応策を構する。
以上は実際に使用されていないマツパの不使用領域に暴
走検出用アドレスを設定する場合であるが、同図の１４
に示すように、各プログラムの各タスクで使用しないマ
ツパを１つ用意しておき、マツパを参照するタスク以外
が走行しているときはそのマツパを参照するようにする
。このマツパの中にはアクセスすべき実体のないアドレ
スのみを入れておく。
走検出用アドレスを設定する場合であるが、同図の１４
に示すように、各プログラムの各タスクで使用しないマ
ツパを１つ用意しておき、マツパを参照するタスク以外
が走行しているときはそのマツパを参照するようにする
。このマツパの中にはアクセスすべき実体のないアドレ
スのみを入れておく。
第３図は第２図の実施例の要部の詳細説明図である。
、同図は、マツパ１１の具体回路の１例を示したもので
あシ、高速ＲＡＭより成シ、入力人４ビットでタスクに
応じてマツパが選択され、内部の参照領域をアクセスす
る出力０が出力装置に出される。このＲＡＭ１１の入力
に対し、レジスタ１５にそのマツパの不使用領域に属す
る暴走監視用アドレスをセットしておく。
あシ、高速ＲＡＭより成シ、入力人４ビットでタスクに
応じてマツパが選択され、内部の参照領域をアクセスす
る出力０が出力装置に出される。このＲＡＭ１１の入力
に対し、レジスタ１５にそのマツパの不使用領域に属す
る暴走監視用アドレスをセットしておく。
従って、０ＰＵ１が該マツパが走行されていないときに
アクセスすることを、パスタイムオーバ検出回路５でタ
イムオーバによシ検出するものである。
アクセスすることを、パスタイムオーバ検出回路５でタ
イムオーバによシ検出するものである。
以上はメモリ２からデータを読出してＩｌｏをアクセス
する場合であるが、Ｉｌｏを読出しメモリ２に書込む場
合も同様に行なわれる。
する場合であるが、Ｉｌｏを読出しメモリ２に書込む場
合も同様に行なわれる。
（６）発明の詳細
な説明したように、本発明によれば、ＯＰＵで制御され
、複数のマツパに区分されたアドレス空間領域を切替え
、メモリ入出力装置（Ｉｌｏ）をアクセスするデータ処
理システムにおいて、前記マツパに割当てられたアドレ
ス中不使用のアドレス領域に暴走監視用アドレスを設定
し、このアドレスに対応するパスタイムオーバを検出し
、その検出結果からＯＰＵにより暴走を監視できるもの
である。
、複数のマツパに区分されたアドレス空間領域を切替え
、メモリ入出力装置（Ｉｌｏ）をアクセスするデータ処
理システムにおいて、前記マツパに割当てられたアドレ
ス中不使用のアドレス領域に暴走監視用アドレスを設定
し、このアドレスに対応するパスタイムオーバを検出し
、その検出結果からＯＰＵにより暴走を監視できるもの
である。
第１図は従来例の構成説明図、第２図は本発明の実施例
の構成説明図、第３図は第２図の実施例の要部の具体回
路例を示し、図中、１はＯＰＵ、２はメモリ、５はパス
タイムオーツく検出回路、１１はマツパ、１２．１５は
ｌ１０１１２−１．１３−１は使用領域対応部、１２−
２．１３−２．１４は不使用領域対応部（仮想）、１５
はレジスタを示す。 特許出願人富士通株式会社 復代理人 弁理士 １）坂 善 型 彫１図 ダ１ 第２図 第３図
の構成説明図、第３図は第２図の実施例の要部の具体回
路例を示し、図中、１はＯＰＵ、２はメモリ、５はパス
タイムオーツく検出回路、１１はマツパ、１２．１５は
ｌ１０１１２−１．１３−１は使用領域対応部、１２−
２．１３−２．１４は不使用領域対応部（仮想）、１５
はレジスタを示す。 特許出願人富士通株式会社 復代理人 弁理士 １）坂 善 型 彫１図 ダ１ 第２図 第３図
Claims (1)
- 処理装置によって制御され、アドレス空間領域を所定単
位に区分して割当てた複数のマツノ（を切替えてメモリ
または入出力装置をアクセスするアドレス拡張データ処
理システムにおいて、前記マツパに割当てられたアドレ
ス中のメモリまたは入出力装置に指定されていないアド
レスまたは使用されないマツパの全アドレスに暴走監視
用アドレスを設定するとともに、該アドレスのアクセス
に対応するパスタイムオーバを検出する検出手段を設け
、該検出手段の検出結果を優先割込手段によシ処理装置
に通知することを特徴とする暴走監視方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59025601A JPS60169951A (ja) | 1984-02-14 | 1984-02-14 | 暴走監視方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59025601A JPS60169951A (ja) | 1984-02-14 | 1984-02-14 | 暴走監視方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60169951A true JPS60169951A (ja) | 1985-09-03 |
Family
ID=12170425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59025601A Pending JPS60169951A (ja) | 1984-02-14 | 1984-02-14 | 暴走監視方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60169951A (ja) |
-
1984
- 1984-02-14 JP JP59025601A patent/JPS60169951A/ja active Pending
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