JPH02128255A - メモリ装置の構成制御方式 - Google Patents
メモリ装置の構成制御方式Info
- Publication number
- JPH02128255A JPH02128255A JP63281238A JP28123888A JPH02128255A JP H02128255 A JPH02128255 A JP H02128255A JP 63281238 A JP63281238 A JP 63281238A JP 28123888 A JP28123888 A JP 28123888A JP H02128255 A JPH02128255 A JP H02128255A
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- JP
- Japan
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- memory
- address
- data
- map
- memory device
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- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 37
- 238000006243 chemical reaction Methods 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 6
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 101150064138 MAP1 gene Proteins 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電子計算機におけるメモリ装置の動的構成制御
方式に関する。
方式に関する。
従来のメモリの構成制御方式としては、特開昭５８−２
１５８００号公報に記載のように、障害が発生した時に
障害を消し去るように、ピントアドレスを置換してゆく
という方式がある。
１５８００号公報に記載のように、障害が発生した時に
障害を消し去るように、ピントアドレスを置換してゆく
という方式がある。
上記従来技術はメモリデータの保存について配慮がされ
ておらず、処理装置が動作中のメモリ再構成に問題があ
った。
ておらず、処理装置が動作中のメモリ再構成に問題があ
った。
本発明は、処理装置が動作中にメモリデータを保存した
ままメモリ再構成を行なう手段を提供することを目的と
しており、さらにシステムの信頼性及び可用性を高める
ことを目的とする。
ままメモリ再構成を行なう手段を提供することを目的と
しており、さらにシステムの信頼性及び可用性を高める
ことを目的とする。
上記目的を達成するために、処理装置動作中にアドレス
変換マツプを書換える前に、その変更になるアドレスの
メモリデータを２次メモリへページアウトし、必要に応
じて２次記憶からページインするようにしたものである
。
変換マツプを書換える前に、その変更になるアドレスの
メモリデータを２次メモリへページアウトし、必要に応
じて２次記憶からページインするようにしたものである
。
アドレス変換マツプ書換前に、対象アドレス範囲のメモ
リデータを２次メモリへページアウトすることにより、
アドレス変換マツプをａ換えても元のデータは保存され
、必要に応して２次メモリからページインすることがで
きるので、処理装置が動作中であってもメモリの再構成
を行なうことができる。
リデータを２次メモリへページアウトすることにより、
アドレス変換マツプをａ換えても元のデータは保存され
、必要に応して２次メモリからページインすることがで
きるので、処理装置が動作中であってもメモリの再構成
を行なうことができる。
以下５本発明の一実施例を第１図、第２図により説明す
る。第１図において、メモリ装置１０に処理装置から論
理アドレス２０と共に読・書のリクエストがくると、ア
ドレス変換マツプ１１によって物理アドレス２１に変換
される。物理アドレス２１はメモリデータｌへＭ Ｕ
Ｏ−Ｍ Ｕ ６のうちの１個を選択する。例えば、第１
図の場合では論理アドレスが３の時は変換により４にな
り、ＭＵ４を選択する。又、アドレス変換マツプ内には
、システムからの切離しを指示するビット１９も作えで
いる。
る。第１図において、メモリ装置１０に処理装置から論
理アドレス２０と共に読・書のリクエストがくると、ア
ドレス変換マツプ１１によって物理アドレス２１に変換
される。物理アドレス２１はメモリデータｌへＭ Ｕ
Ｏ−Ｍ Ｕ ６のうちの１個を選択する。例えば、第１
図の場合では論理アドレスが３の時は変換により４にな
り、ＭＵ４を選択する。又、アドレス変換マツプ内には
、システムからの切離しを指示するビット１９も作えで
いる。
今、メモリ再構成を行なうためにアドレス変換マツプ１
１を書換える場合、第３図の流れ図に従ってメモリデー
タが保存される。以下、第２図の旧アドレス変換マツプ
から新アドレス変換マツプへ変更する場合を例にとり、
説明する。まず、旧アドレス変換マツプを読み出す。こ
れは第１図のμプログラムパスを用いて読まれる。次に
新旧変換マツプの比較を行なう。この場合の相違は。
１を書換える場合、第３図の流れ図に従ってメモリデー
タが保存される。以下、第２図の旧アドレス変換マツプ
から新アドレス変換マツプへ変更する場合を例にとり、
説明する。まず、旧アドレス変換マツプを読み出す。こ
れは第１図のμプログラムパスを用いて読まれる。次に
新旧変換マツプの比較を行なう。この場合の相違は。
ＭＵ２が接続から切離しになることと、ＭＵ３とＭｔＪ
４のアドレス対応が逆になることである。次にアドレス
対応が変更になるＭＵのデータを２次メモリへページア
ウトする。この場合、Ｍ ｔＪ ２ 。
４のアドレス対応が逆になることである。次にアドレス
対応が変更になるＭＵのデータを２次メモリへページア
ウトする。この場合、Ｍ ｔＪ ２ 。
ＭＵ３．ＭＵ４が対象となる。ページアラ１〜が完了す
ると、新７１−レス変換マツプをμプログラムバス２２
を用いて；甘込む。μプログラムバスを用いてアドレス
変換マツプを読書きする間及び、ぺ一ジアウ１−する間
は、他処理装置はこのメモリ装置へのアクセスをするこ
とはできない。
ると、新７１−レス変換マツプをμプログラムバス２２
を用いて；甘込む。μプログラムバスを用いてアドレス
変換マツプを読書きする間及び、ぺ一ジアウ１−する間
は、他処理装置はこのメモリ装置へのアクセスをするこ
とはできない。
新アドレス変換マツプが設定されると、ＭＵ２はシステ
ムより切離され、論理アドレスのＭＵ３とＭＵ４に相当
する範囲はデータが交換されたようにみえる。しかし、
元ＭＵ２にあったデータが必要になった場合には２次メ
モリより、未使用ページヘページインされるので問題は
生じない。また、ＭＵ３とＭＵ４については、変換され
たデータが入っているが、先程のページアウトによって
、ＭＵ３とＭＵ／１は空領域であり、意味のないデータ
が入っているとシステムには認識され、２次メモリより
ページインされる。
ムより切離され、論理アドレスのＭＵ３とＭＵ４に相当
する範囲はデータが交換されたようにみえる。しかし、
元ＭＵ２にあったデータが必要になった場合には２次メ
モリより、未使用ページヘページインされるので問題は
生じない。また、ＭＵ３とＭＵ４については、変換され
たデータが入っているが、先程のページアウトによって
、ＭＵ３とＭＵ／１は空領域であり、意味のないデータ
が入っているとシステムには認識され、２次メモリより
ページインされる。
メモリ装置の再構成を必要とする例は。
（１）障害が起こったユニットを切離す、予備ユニッ１
〜を障害発生のユニットアドレスに割当てる、（２）シ
ステムの負荷が大きくなったためにメモリ二二ソ１〜を
１曽設する、等がある。いずれもシステムをダウンさせ
ずに再構成することが望ましく。
〜を障害発生のユニットアドレスに割当てる、（２）シ
ステムの負荷が大きくなったためにメモリ二二ソ１〜を
１曽設する、等がある。いずれもシステムをダウンさせ
ずに再構成することが望ましく。
本発明によれば、この機能を実現でき、信頼性の向上、
保守性の向上の効果がある。
保守性の向上の効果がある。
本発明によれば、メモリデータを保存しながらメモリの
再構成ができ、システムを停止する必要がないので、信
頼性、保守性の向上の効果がある。
再構成ができ、システムを停止する必要がないので、信
頼性、保守性の向上の効果がある。
第１図は本発明の一実施例のメモリ装置のブロック図、
第２図は第１図１１のアドレス変換マツプの変更例を示
す図、第３図は第１図のメモリ再構成を行なう手順を示
す流図である。 １０・・・メモリ装置。 １１・・・アドレス変換マツプ。 １２〜１７・・メモリユニット。 １８・・・２次メモリ。 ２０・・論理アドレス。 ２１・・・物理アドレス。 ２２・・μプログラムパス。 ２３・・・ページイン・アラ１−バス。 １９・・アドレス変換マツプ内切離しビン１〜。
第２図は第１図１１のアドレス変換マツプの変更例を示
す図、第３図は第１図のメモリ再構成を行なう手順を示
す流図である。 １０・・・メモリ装置。 １１・・・アドレス変換マツプ。 １２〜１７・・メモリユニット。 １８・・・２次メモリ。 ２０・・論理アドレス。 ２１・・・物理アドレス。 ２２・・μプログラムパス。 ２３・・・ページイン・アラ１−バス。 １９・・アドレス変換マツプ内切離しビン１〜。
Claims (1)
- １、メモリ装置への論理アドレスを実際のメモリ参照を
行なう物理アドレスへ変換する書換え可能なアドレス変
換マップを持つメモリ装置において、アドレス変換マッ
プを変更してメモリの構成を変更する時、まず論理アド
レスと物理アドレスの対応が変更になる部分を２次メモ
リにページアウトしたのち、マップを変更し、必要に応
じて２次メモリよりページインし、アドレス変換マップ
の変更前のメモリデータを保存する手段を設けたことを
特徴とするメモリ装置の構成制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63281238A JPH02128255A (ja) | 1988-11-09 | 1988-11-09 | メモリ装置の構成制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63281238A JPH02128255A (ja) | 1988-11-09 | 1988-11-09 | メモリ装置の構成制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02128255A true JPH02128255A (ja) | 1990-05-16 |
Family
ID=17636287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63281238A Pending JPH02128255A (ja) | 1988-11-09 | 1988-11-09 | メモリ装置の構成制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02128255A (ja) |
-
1988
- 1988-11-09 JP JP63281238A patent/JPH02128255A/ja active Pending
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