JPS60152962A - デ−タバストレ−サ - Google Patents
デ−タバストレ−サInfo
- Publication number
- JPS60152962A JPS60152962A JP59007323A JP732384A JPS60152962A JP S60152962 A JPS60152962 A JP S60152962A JP 59007323 A JP59007323 A JP 59007323A JP 732384 A JP732384 A JP 732384A JP S60152962 A JPS60152962 A JP S60152962A
- Authority
- JP
- Japan
- Prior art keywords
- data
- byte
- instruction
- head byte
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、マイクロプロセッサなどのデータバスの動き
をトレースするデータバストレーサに関するものでめる
。
をトレースするデータバストレーサに関するものでめる
。
（従来技術）
データ処理システムの一槻に、マイクロプロセッサを用
いたものがｂる・ 通常、このようなマイクロプロセッサを用いたシステム
のソフトウェアやハードウェア上の不具合を見つけ出し
て解析するのにあたっては、マイクロプロセッサアナラ
イザが用いられている。
いたものがｂる・ 通常、このようなマイクロプロセッサを用いたシステム
のソフトウェアやハードウェア上の不具合を見つけ出し
て解析するのにあたっては、マイクロプロセッサアナラ
イザが用いられている。
ところで、マイクロプロセッサのデータバスの動きに着
目すると、８ビツト構成（例えはインテル社製８０８５
）の場合には命令７エツチプイクルと実行パスサイク
ルは対になって連続的に変化するようＫＭ成されている
ので、命令フェッチサイクルと実行パスサイクルとの関
係を把握しやすく、逆アセンブルなども部隊に行うこと
ができる。ところが、例えば１６ビツト構成（例えばイ
ンテル社製５ｏｓｅ ）の場合にはキューレジスタを設
けて命令をグリフエッチするように構成されているので
、データバスは複雑な動作をすることＫなり１命令フエ
ツチブイクルと実行バスブイクルとの関係を把握しに＜
＜、逆アセンブルなど’ｔノ・−ドウエアで行うことは
困罐であった。
目すると、８ビツト構成（例えはインテル社製８０８５
）の場合には命令７エツチプイクルと実行パスサイク
ルは対になって連続的に変化するようＫＭ成されている
ので、命令フェッチサイクルと実行パスサイクルとの関
係を把握しやすく、逆アセンブルなども部隊に行うこと
ができる。ところが、例えば１６ビツト構成（例えばイ
ンテル社製５ｏｓｅ ）の場合にはキューレジスタを設
けて命令をグリフエッチするように構成されているので
、データバスは複雑な動作をすることＫなり１命令フエ
ツチブイクルと実行バスブイクルとの関係を把握しに＜
＜、逆アセンブルなど’ｔノ・−ドウエアで行うことは
困罐であった。
そこで、従来、このような１６ビツト病成のマイクロプ
ロセッサの逆アセンブルはソフトウェアで処理されてい
たが、処理に相当の時間を要し、リアルタイム処理が行
えないという欠点がある。
ロセッサの逆アセンブルはソフトウェアで処理されてい
たが、処理に相当の時間を要し、リアルタイム処理が行
えないという欠点がある。
（発明の目的）
本発明は、このような点に着目したものであって、その
目的は、比較的簡単な回路構成で逆アセンブルが行える
データバスドレープを実現することにある。
目的は、比較的簡単な回路構成で逆アセンブルが行える
データバスドレープを実現することにある。
（発明の構成）
このような目的を達成する本発明は、命令をプリフェッ
チするように構成されたデータ処理システムのデータバ
スの動きをトレースするのにあたって、ブリフェッチさ
れる命令の先頭バイトを検出する手段を設け、ブンプル
データと先頭ノ（イト検出信号に従って命令の逆アセン
ブルを行うこと、全特徴とする。
チするように構成されたデータ処理システムのデータバ
スの動きをトレースするのにあたって、ブリフェッチさ
れる命令の先頭バイトを検出する手段を設け、ブンプル
データと先頭ノ（イト検出信号に従って命令の逆アセン
ブルを行うこと、全特徴とする。
（実施例）
以下、図面を用いて詳細に説明する。
第１図は、本発明の一実施例の全体構成金示すブロック
図であって、１は解析対象マイクロプロセッサを含むタ
ーゲット（以下Ｔという）、２は本発明に係るデータバ
スドレープを含むマイクロブロセッすアナライザ（以下
ＭＰＡという）でろるＭＰＡ ２は、パーソナルモジ、
−ル（以下ＰＳＭという）を介してＴ１と接続される。
図であって、１は解析対象マイクロプロセッサを含むタ
ーゲット（以下Ｔという）、２は本発明に係るデータバ
スドレープを含むマイクロブロセッすアナライザ（以下
ＭＰＡという）でろるＭＰＡ ２は、パーソナルモジ、
−ル（以下ＰＳＭという）を介してＴ１と接続される。
ＰＳＭ ３には、命令の先頭バイトラ検出する先頭バイ
ト検出回路（以下ＰＩＦという）が設けられている。Ｐ
ＳＭ ３からはＴ１のアドレス、データおよび先頭バイ
ト検出信号がバスＡＩ３．ＤＢおよび信号線り、１．
Ｌ２’Ｉ−介してサンプルメモリ（以下ＳｐＭという）
５１Ｃ送出され、これらはＳＰＭ ５ に一時格納され
る。ＣＰＵ ６ はＳＰＭ ５に格納された内容を読み
出してそれぞれのデータを識別判断し、ＲＱλイアに格
納されている逆アセンブラプログラムに従って逆アセン
ブルした後ＣＲＴ ８に表示する。
ト検出回路（以下ＰＩＦという）が設けられている。Ｐ
ＳＭ ３からはＴ１のアドレス、データおよび先頭バイ
ト検出信号がバスＡＩ３．ＤＢおよび信号線り、１．
Ｌ２’Ｉ−介してサンプルメモリ（以下ＳｐＭという）
５１Ｃ送出され、これらはＳＰＭ ５ に一時格納され
る。ＣＰＵ ６ はＳＰＭ ５に格納された内容を読み
出してそれぞれのデータを識別判断し、ＲＱλイアに格
納されている逆アセンブラプログラムに従って逆アセン
ブルした後ＣＲＴ ８に表示する。
第２図は第１図におけるＰＩＦの具体例を示すプロ、り
図である。第２図において、ＬＣＨｌ は命令データの
イーブン（ｅｖｅｎ ）バイトをラッチするラッテ回Ｍ
、ＬＣＩＩ ２はデータのオツド（ｏｄｄ ）バイト
をラッチするラッチ回Ｍ、ＬＣ）Ｉ３はバイト選択信号
ＡおよびＢｌｒＥを２．チするう、子回路であり、これ
ら各ラッチ回路ＬＣＨ１〜ＬＣＨ３には命令データとＴ
１のプロセソプから刀口えられるクロック信号を基にし
て１バスブイクル中の一定東件の時にＭＰＡから送出さ
れるクロック信号ＩＪｐＡＣＬＫ とをアンドゲートに
加えることによって得られるコードクロック信号（以下
Ｃｐ ＰＡＣＬＫという）が加えられる。ＲＯＭＩ 〜
ＲＯＭ ４はそれぞれ変換リードオンリメモリ（以下変
換ＲＯＭという）である。変換ＲＯＭ １にはラッチ回
路 ＬＣＨ１ｙ介してイーブンバイトデータ（以下ＥＢ
Ｄという）が加えられ、フリップフロップＦＦから第１
の残余バスサイクルデータ（以下ｓｎｃ ｏという）が
加えられ、フリップフロップＦＦからインバータ ＩＮ
ＶＩを介して第１のオプションエキスバンド信号（以下
０ＰＥＸｐＯという）がチップ選択信号として加えられ
、ラッチ回ｍＬｃ１（３からバイト選択信号がカロえら
れていて、ＥＢＤとＳＢＣＱ を参照してＥＢＤが先頭
バイトの場合には先頭バイト検出信号（以下ＥＦＸＦと
いう）ｔ−送出し、先頭バイトでない場合には第２の残
余バスサイクルデータ（以下 ＳＢＣ１という）および
第２のオプションエキスバンド信号（以下０ＰＥＸＰ
１ という）を送出する。変換ＲＯＭ ２にはＥＢＤ
、ＳＢＣＯおよび０ＰＥＸＰ ［１が加えられ八 ＥＢ
ＤおよびＳＢＣＯを参照しテ５ＲＣＩ オヨＩＪ： ０
ＰＥＸ’ＰＩ ｉ 送出スフ）。変換ＲＯＭ ３にはラ
ッチ回路ＬＣＨ２′１ｉｌ−介してオツドバイトデータ
（以下ＯＢＤという）が加えられ、変換ＲＯＭ １およ
び変換ＲＯＭ ２からＳＢＣ１が加えられ、変換ＲＯλ
１１および変換ＲＯＭ ２からインバータ ＩＮＶ２に
介して０ｐＥＸＰ １がチップ選択信号として加えられ
、ラッチ回路ＬＣＨ３からバイト選択信号が加えられて
、ＯＢＤとＳＢＣ１を参照して０Ｉ３Ｄが先頭バイトの
場合には先頭バイト検出信号（以下０ＦＩＦ ）を送出
し、先頭バイトでない場合には第５の残余バスケイクル
データ（以下ＳＢＣ２という）および第３のオプション
エキスバンド信号（以下０ＰＥＸＰ ２ という）を送
出する。変換 ＲＯＭ ４にばＯＢＤ 、 ＳＢＣ１お
よび０ＰＥＸＰ １ が加えら”−ＸＯＢＤおよび５Ｂ
Ｃ１’ｉ？参照してＳＢＣ２および０ＰＥＸＰ ２ ’
？送出する。ＱＦＣはＴ１のマイクロプロセッサＴＭＰ
Ａから加えられるキュースティタスデータＱＳＫ基つい
てキューフラッシュ信号（以下ＱＦという）を作成する
回路である。ＱＦはリセット信号ＲＥＳＥＴ と共にア
ントゲ−）ＡＧｋ介してフリップフロップＦＦにクリア
信号ＣＬＲとして加えられる。フリップ７０ツブＦＦに
はＣＩＪＰＡＣＬＫが加えられると共に変換ＲＯＭ ３
および変換ＲＯＭ ４ を介してＳＢＣ２および０ＰＥ
ＸＰ ２が加えられ、前述のように変換ＲＯλｇ１およ
び変換ＲＯＭ ２にＳＢＣＯおよび０ＰＥＸＰ Ｏを送
出する。
図である。第２図において、ＬＣＨｌ は命令データの
イーブン（ｅｖｅｎ ）バイトをラッチするラッテ回Ｍ
、ＬＣＩＩ ２はデータのオツド（ｏｄｄ ）バイト
をラッチするラッチ回Ｍ、ＬＣ）Ｉ３はバイト選択信号
ＡおよびＢｌｒＥを２．チするう、子回路であり、これ
ら各ラッチ回路ＬＣＨ１〜ＬＣＨ３には命令データとＴ
１のプロセソプから刀口えられるクロック信号を基にし
て１バスブイクル中の一定東件の時にＭＰＡから送出さ
れるクロック信号ＩＪｐＡＣＬＫ とをアンドゲートに
加えることによって得られるコードクロック信号（以下
Ｃｐ ＰＡＣＬＫという）が加えられる。ＲＯＭＩ 〜
ＲＯＭ ４はそれぞれ変換リードオンリメモリ（以下変
換ＲＯＭという）である。変換ＲＯＭ １にはラッチ回
路 ＬＣＨ１ｙ介してイーブンバイトデータ（以下ＥＢ
Ｄという）が加えられ、フリップフロップＦＦから第１
の残余バスサイクルデータ（以下ｓｎｃ ｏという）が
加えられ、フリップフロップＦＦからインバータ ＩＮ
ＶＩを介して第１のオプションエキスバンド信号（以下
０ＰＥＸｐＯという）がチップ選択信号として加えられ
、ラッチ回ｍＬｃ１（３からバイト選択信号がカロえら
れていて、ＥＢＤとＳＢＣＱ を参照してＥＢＤが先頭
バイトの場合には先頭バイト検出信号（以下ＥＦＸＦと
いう）ｔ−送出し、先頭バイトでない場合には第２の残
余バスサイクルデータ（以下 ＳＢＣ１という）および
第２のオプションエキスバンド信号（以下０ＰＥＸＰ
１ という）を送出する。変換ＲＯＭ ２にはＥＢＤ
、ＳＢＣＯおよび０ＰＥＸＰ ［１が加えられ八 ＥＢ
ＤおよびＳＢＣＯを参照しテ５ＲＣＩ オヨＩＪ： ０
ＰＥＸ’ＰＩ ｉ 送出スフ）。変換ＲＯＭ ３にはラ
ッチ回路ＬＣＨ２′１ｉｌ−介してオツドバイトデータ
（以下ＯＢＤという）が加えられ、変換ＲＯＭ １およ
び変換ＲＯＭ ２からＳＢＣ１が加えられ、変換ＲＯλ
１１および変換ＲＯＭ ２からインバータ ＩＮＶ２に
介して０ｐＥＸＰ １がチップ選択信号として加えられ
、ラッチ回路ＬＣＨ３からバイト選択信号が加えられて
、ＯＢＤとＳＢＣ１を参照して０Ｉ３Ｄが先頭バイトの
場合には先頭バイト検出信号（以下０ＦＩＦ ）を送出
し、先頭バイトでない場合には第５の残余バスケイクル
データ（以下ＳＢＣ２という）および第３のオプション
エキスバンド信号（以下０ＰＥＸＰ ２ という）を送
出する。変換 ＲＯＭ ４にばＯＢＤ 、 ＳＢＣ１お
よび０ＰＥＸＰ １ が加えら”−ＸＯＢＤおよび５Ｂ
Ｃ１’ｉ？参照してＳＢＣ２および０ＰＥＸＰ ２ ’
？送出する。ＱＦＣはＴ１のマイクロプロセッサＴＭＰ
Ａから加えられるキュースティタスデータＱＳＫ基つい
てキューフラッシュ信号（以下ＱＦという）を作成する
回路である。ＱＦはリセット信号ＲＥＳＥＴ と共にア
ントゲ−）ＡＧｋ介してフリップフロップＦＦにクリア
信号ＣＬＲとして加えられる。フリップ７０ツブＦＦに
はＣＩＪＰＡＣＬＫが加えられると共に変換ＲＯＭ ３
および変換ＲＯＭ ４ を介してＳＢＣ２および０ＰＥ
ＸＰ ２が加えられ、前述のように変換ＲＯλｇ１およ
び変換ＲＯＭ ２にＳＢＣＯおよび０ＰＥＸＰ Ｏを送
出する。
このように構成された第２図の回路の動作を、第３図の
ようなプログラムを実行する例について、第４図のタイ
ムチャートを用いて説明する。なお、第３図において、
○印を付けたデータは各命令における先頭バイトラ示し
、口印金付けたデータは実行パスブイクルを示している
。また、第４図において、（ａ）は）ＩＰＡＣＬＫ’Ｔ
ｈ示し、（ｂ）はＣ）’ＰＡＣＬＫ を示し、（ｅ）は
ＳＢＣＯｆ示し、（ｄ）はＳＢＣｉを示し、（ｅ）は８
ＢＣ２’（ｌ”示し、（ｆ）は０ＰＥＸＰ １を示し１
（ｇ）は０ＦＩＰ’に示し、（ｂ）はＥＦＩＦを示して
いる。
ようなプログラムを実行する例について、第４図のタイ
ムチャートを用いて説明する。なお、第３図において、
○印を付けたデータは各命令における先頭バイトラ示し
、口印金付けたデータは実行パスブイクルを示している
。また、第４図において、（ａ）は）ＩＰＡＣＬＫ’Ｔ
ｈ示し、（ｂ）はＣ）’ＰＡＣＬＫ を示し、（ｅ）は
ＳＢＣＯｆ示し、（ｄ）はＳＢＣｉを示し、（ｅ）は８
ＢＣ２’（ｌ”示し、（ｆ）は０ＰＥＸＰ １を示し１
（ｇ）は０ＦＩＰ’に示し、（ｂ）はＥＦＩＦを示して
いる。
まず、時刻ｔ工のＣ）Ｉ ＰＡＣＬＫの立ち上がりでう
、チ回路ＬＣＨ１，ＬＣＨ２にＥＢＤおよびＯＢＤがラ
ッチされる。
、チ回路ＬＣＨ１，ＬＣＨ２にＥＢＤおよびＯＢＤがラ
ッチされる。
このとき、ＪＵｌｉＩＰ 命令によりＱＦがアクティブ
になるので、ＦＦから送出されるＳＢＣＯは０にクリア
される。そして、ラッチ回路ＬＣＨ１にラッチされ九Ｅ
ＢＤ１Ｂ８１は変換ＲＯＭ １で先頭バイトとして判断
され、変換ＲＯＭ １からは所定のアクセス時間τ経過
後、ＳＢＣ１として残余パスサイクル数１２＠が出力さ
れる。このとき、０ＰＥＸＰ １はインアクティブなの
で、ＯＢＤ系統では変換ＲＯＭ ３が選択される。変換
ＲＯＭ ３は、ＯＢＤ’８５’を変換ＲＯＭ １から加
えられるＳＢＣ１’に参照しながら判断し、所定のアク
セス時間τ経過後ＳＢＣ２として残余パスブイクル数１
１１を出力する。これにより、残余パスサイクル数がカ
ウントダウンされることになる。なお、このとき、０Ｐ
ＥＸＰ ２はインアクティブとなる。
になるので、ＦＦから送出されるＳＢＣＯは０にクリア
される。そして、ラッチ回路ＬＣＨ１にラッチされ九Ｅ
ＢＤ１Ｂ８１は変換ＲＯＭ １で先頭バイトとして判断
され、変換ＲＯＭ １からは所定のアクセス時間τ経過
後、ＳＢＣ１として残余パスサイクル数１２＠が出力さ
れる。このとき、０ＰＥＸＰ １はインアクティブなの
で、ＯＢＤ系統では変換ＲＯＭ ３が選択される。変換
ＲＯＭ ３は、ＯＢＤ’８５’を変換ＲＯＭ １から加
えられるＳＢＣ１’に参照しながら判断し、所定のアク
セス時間τ経過後ＳＢＣ２として残余パスブイクル数１
１１を出力する。これにより、残余パスサイクル数がカ
ウントダウンされることになる。なお、このとき、０Ｐ
ＥＸＰ ２はインアクティブとなる。
次に、時刻ｔ２のＣμｐＡＣＬＫの立ち上が９でラッチ
回路ＬＣＨ１，ＬＣＨ２Ｋ新しいＥＢＤ ” ８０ ’
およびＯＢＤ” ５０ ’ 全ラッチする。ここで、前
段階におけるＳＢＣ２および０ＰＥＸｐ２はＦＦ’に介
してＳＢＣＯおよび０ＰＥＸｐＯとして送出される。変
換ＲＯＭ １はＳＢＣＯが＋１１になっているのでＥＩ
ＩＩＤ ’ ８０’は前段階の命令の一部と判断し、そ
のま１カウントダウンしてＢＢＣ１として残余パスブイ
クル数１０＋を出力する。一方、変換ＲＯ＆！ ３は、
このＳＢＣ１暮ｏ１を１０１を出力し、さらに０ＰＥＸ
Ｐ ２ ｆインアクティブにする。
回路ＬＣＨ１，ＬＣＨ２Ｋ新しいＥＢＤ ” ８０ ’
およびＯＢＤ” ５０ ’ 全ラッチする。ここで、前
段階におけるＳＢＣ２および０ＰＥＸｐ２はＦＦ’に介
してＳＢＣＯおよび０ＰＥＸｐＯとして送出される。変
換ＲＯＭ １はＳＢＣＯが＋１１になっているのでＥＩ
ＩＩＤ ’ ８０’は前段階の命令の一部と判断し、そ
のま１カウントダウンしてＢＢＣ１として残余パスブイ
クル数１０＋を出力する。一方、変換ＲＯ＆！ ３は、
このＳＢＣ１暮ｏ１を１０１を出力し、さらに０ＰＥＸ
Ｐ ２ ｆインアクティブにする。
続いて、時刻ｔ３のＣ）Ｉ ＰＡＣＬＫの立ち上がりで
う。
う。
チ回路ＬＣＩＩ １にＥＢＤ ” ８Ｂ ”をラッチし
、う、チ回路ＬＣＨ２にＯＢＤ ’ ＣＢ ’をラッチ
する。変換ＲＯＭ １はＳＢＣ０，５＋ ｌ ｏＩに’
ｌ ッティｂ ｆ） テＥＢＤ ” ８Ｂ ” ｋ先頭
バイトと判断し、ＥＦＩＦをアクティブにすると共にＳ
ＢＣ１として残余パスブイクル数ｊ１１を出力する。こ
こで、”８Ｂ”を先頭にする命令は第２バイトを参照し
なければパスサイクル数を知ることができないので、０
ＰＥＸＰ ’１ ’ｔアクティブにしてＯＢＤ ’ Ｃ
Ｂ ’を変換ＲＯＭ ４で判断させる。変換ＲＯＭ ４
は一０ＢＤ”ＣＢ”および５ＢＣ１”１ｍを参照して残
余パスブイタル数をめ、５ＢＣ２として残余パスブイク
ル数”Ｏ”ｋ出力し、０ＰＥＸｐ２ をインアクティブ
にする。これらＦ３ＢＣ２および０ｐＥＸＰ ２は時刻
ｔ ＯＣＣＬＫの立上がりでＦＦにラッチされる。なお
、時刻ｔＫおける動作は時刻上における動作と同様で３ あり、説明を省略する。
、う、チ回路ＬＣＨ２にＯＢＤ ’ ＣＢ ’をラッチ
する。変換ＲＯＭ １はＳＢＣ０，５＋ ｌ ｏＩに’
ｌ ッティｂ ｆ） テＥＢＤ ” ８Ｂ ” ｋ先頭
バイトと判断し、ＥＦＩＦをアクティブにすると共にＳ
ＢＣ１として残余パスブイクル数ｊ１１を出力する。こ
こで、”８Ｂ”を先頭にする命令は第２バイトを参照し
なければパスサイクル数を知ることができないので、０
ＰＥＸＰ ’１ ’ｔアクティブにしてＯＢＤ ’ Ｃ
Ｂ ’を変換ＲＯＭ ４で判断させる。変換ＲＯＭ ４
は一０ＢＤ”ＣＢ”および５ＢＣ１”１ｍを参照して残
余パスブイタル数をめ、５ＢＣ２として残余パスブイク
ル数”Ｏ”ｋ出力し、０ＰＥＸｐ２ をインアクティブ
にする。これらＦ３ＢＣ２および０ｐＥＸＰ ２は時刻
ｔ ＯＣＣＬＫの立上がりでＦＦにラッチされる。なお
、時刻ｔＫおける動作は時刻上における動作と同様で３ あり、説明を省略する。
時刻ｔ５ではＴＭＰＡ ｎ実行パスブイクルにｓｂ、Ｃ
ＩＪｐＡＣＬＫは出力されず、ＥＢＤおよびＯＢＤはラ
ッチされない。
ＩＪｐＡＣＬＫは出力されず、ＥＢＤおよびＯＢＤはラ
ッチされない。
時刻ｔ６〜ｔ９においては、前述と同様な動作が実行さ
れる。
れる。
時刻ｔ□。において、ＪＵＭＰ命令がフェッチされる。
・ここでの回路の動作は前述と同様であるが、時刻ｔ
１□である命令をプリフェッチした後、その次のタイミ
ングで時刻上〇の動作に戻る。そして、時刻ｔ工の動作
に戻る時に、ＴＭＩ’Ａはプリフェッチしたデータを捨
てるためにキューレジスタをエンプティにすることを示
す信号をＱＦＣに送出する。ＱＦＣはＴＩＪＰＡがら加
えられる信号に従ってＱＦ’に作成し、ＡＧを介してＦ
Ｆにクリア信号ＣＬＲとして刃口える。これにより、５
ＢＣＩ］および０ＰＥＸｐＯはクリアされＸＴＭＰＡが
ＪＵＬＩＰ先がら新しい命令をフェッチするのに対処す
ることができる。
１□である命令をプリフェッチした後、その次のタイミ
ングで時刻上〇の動作に戻る。そして、時刻ｔ工の動作
に戻る時に、ＴＭＩ’Ａはプリフェッチしたデータを捨
てるためにキューレジスタをエンプティにすることを示
す信号をＱＦＣに送出する。ＱＦＣはＴＩＪＰＡがら加
えられる信号に従ってＱＦ’に作成し、ＡＧを介してＦ
Ｆにクリア信号ＣＬＲとして刃口える。これにより、５
ＢＣＩ］および０ＰＥＸｐＯはクリアされＸＴＭＰＡが
ＪＵＬＩＰ先がら新しい命令をフェッチするのに対処す
ることができる。
このようにして、ＢＢＣ口が１０１のときにＦＢＤを先
頭バイトと判断して変換ＲＯＭ １から送出されるアク
ティブ状態のＥＦＩ ＦおよびＳＢＣ１が−０１のとの
立ち上がりにアクセス時間τを加えた時刻１で持続され
る。これらＥＦＩＦおよび０ＦＩＦは、前述のように信
号線Ｌ工、Ｌ２を介してＳＰＭ ５に送出される（第１
図参照）。
頭バイトと判断して変換ＲＯＭ １から送出されるアク
ティブ状態のＥＦＩ ＦおよびＳＢＣ１が−０１のとの
立ち上がりにアクセス時間τを加えた時刻１で持続され
る。これらＥＦＩＦおよび０ＦＩＦは、前述のように信
号線Ｌ工、Ｌ２を介してＳＰＭ ５に送出される（第１
図参照）。
このように構成することにより、８ビツト構成の場合と
同様な手段で命令の逆アセンブルを行うタイム処理を行
うことができる。
同様な手段で命令の逆アセンブルを行うタイム処理を行
うことができる。
また、このように構成することにより、トリガ条件とし
てＰＩＦから得られるコードフェッチを加えて、アドレ
スデータと共にコードフェッチサイクルのみでのトリガ
動作も可能となる。
てＰＩＦから得られるコードフェッチを加えて、アドレ
スデータと共にコードフェッチサイクルのみでのトリガ
動作も可能となる。
（発明の効果）
以上説明したように、本発明によれば、比較的簡単な回
路構成で逆アセンブルが行えるデータバスドレープが実
現できる。
路構成で逆アセンブルが行えるデータバスドレープが実
現できる。
第１図は本発明の一実施例の全体構成を示すブロック図
、第２図は第１図におけるＰＩＦの具体例を示すブロッ
ク図、第５図は第２図の動作を説明するためのプログラ
ム例図、第４図はそのタイムチャートでるる。 １・・・ターゲットｅｒ）、２・・・マイクロプロセッ
サアナライザ（ＭＰＡ）、５・・・パーソナルモジュー
ル（ＰＳＭ）、４・・・先頭バイト検出回路（ｐｒＦ）
、５・・・７ｙプルメモリ（ＳＰＭ ）、６ ・ＣＰＵ
、７ ・ＲＯＭ。 ８・・・ＣＲＴ 。 第３図 ＜Ｄａｔａ＞ ＜ｙｘＥＮ／ｌｏＮ＋ｃ〉第４図 ｔｔ ｔｚ ｂ ｔ４ｔｓ ｔｔ、ｔｑ ｔｏ ｆ、ｑ
ｔＪａ ｔ。
、第２図は第１図におけるＰＩＦの具体例を示すブロッ
ク図、第５図は第２図の動作を説明するためのプログラ
ム例図、第４図はそのタイムチャートでるる。 １・・・ターゲットｅｒ）、２・・・マイクロプロセッ
サアナライザ（ＭＰＡ）、５・・・パーソナルモジュー
ル（ＰＳＭ）、４・・・先頭バイト検出回路（ｐｒＦ）
、５・・・７ｙプルメモリ（ＳＰＭ ）、６ ・ＣＰＵ
、７ ・ＲＯＭ。 ８・・・ＣＲＴ 。 第３図 ＜Ｄａｔａ＞ ＜ｙｘＥＮ／ｌｏＮ＋ｃ〉第４図 ｔｔ ｔｚ ｂ ｔ４ｔｓ ｔｔ、ｔｑ ｔｏ ｆ、ｑ
ｔＪａ ｔ。
Claims (1)
- 命令をプリフェッチするように構成されたデータ処理シ
ステムのデータバスの動きをトレースするのにあたって
、プリフェッチされる命令の先頭バイトラ検出する手段
を設け、サンプルデータと先頭バイト検出信号に従って
命令の逆アセンブルを行うこと全特徴とするデータバス
トレーサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59007323A JPS60152962A (ja) | 1984-01-20 | 1984-01-20 | デ−タバストレ−サ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59007323A JPS60152962A (ja) | 1984-01-20 | 1984-01-20 | デ−タバストレ−サ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60152962A true JPS60152962A (ja) | 1985-08-12 |
Family
ID=11662758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59007323A Pending JPS60152962A (ja) | 1984-01-20 | 1984-01-20 | デ−タバストレ−サ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60152962A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5819961A (ja) * | 1981-07-30 | 1983-02-05 | テクトロニツクス・インコ−ポレイテツド | エミユレ−タ制御装置 |
-
1984
- 1984-01-20 JP JP59007323A patent/JPS60152962A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5819961A (ja) * | 1981-07-30 | 1983-02-05 | テクトロニツクス・インコ−ポレイテツド | エミユレ−タ制御装置 |
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