JPS60152151A

JPS60152151A - 時分割デ−タ伝送方式

Info

Publication number: JPS60152151A
Application number: JP59007162A
Authority: JP
Inventors: Mitsuo Sato; 光男佐藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-01-20
Filing date: 1984-01-20
Publication date: 1985-08-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、複数の通信回線を有するデータ通信装置にお
けるデータ伝送方式に係り、更に詳しくは、複数の通信
回線の個々における送信データと受信データを総括的に
伝送処理する時分割データ伝送方式に関するものである
。

〔発明の背景〕

現在、制御用データの伝送処理を行なうデータ通信装−
の伝送処搏方式の一つとして、並列形式のデータを直列
形式に変換した直列データによる伝送方式があり、？Ｊ
数の通信回線ン有するデータ通信装置においてこの方式
を使用するには、複数の通信回線に相当するだけのデー
タ伝送処理装置が必要であり、装置規模の拡大を招く欠
点があった。

このため、この解決方法として、一定の規則に従ってメ
モリに入力された多回想のデータを回線ごとに１ビツト
ずつ睨み出して各回線独立のワ：ドに組み立て、回線並
タリ、データ直列の情報に変換して多回線一括の並列直
列変換を行なうというものがある。しかしながら、複数
の通信回線を有するデータ通信装置において、送信デー
タと受信データを交互に伝送処理する必要がある場合、
この方法は送信データの伝送処理は可能であるが、受信
データの伝送処理が不可能であった。

〔発明の目的〕

本発明の目的は、上記した便来のデータ伝送方式の欠点
を除去し、複数の通信回線ごとの送信データと受層デー
タを総括的に伝送処理することを可能にし、かつ比較的
簡単な回路構成、および方法によって制御回路構成の複
雑化、制御１の煩雑化を回避することのできる時分割デ
ータ伝送方式を提供することにある。

〔発明の概要〕

本発明は、各通信回線における送信データと受信データ
をそれぞれ送信データ処理期間と受信データ処理期間の
２つの独立した時間帯で伝送処理することにより上記目
的を達成するものである。

即ち、各通信回線への送１ぎデータは、予め受信データ
処理期間中においてＣＰＵより通信回線ごとに割当てた
送信用メモリに順次格納しておき、次の送信データ処理
期間において一つのデータ変換処理時間を基準としたタ
イミング信号によって送信用メモリに格納された通信回
線ごとの送信データを順次一つずつ取り出して並列−直
列変換した後裔通信回線へ転送する。また４谷通信回線
からの受信データは、受信データ処理期間において一つ
のデータ変換処理時１…を基準としたタイミング信号に
よってＳイ＝回綴ごとの受信データを一つずつ直列−並
列変換した後通信回線ごとに割当てた受信用メモリに順
次格納しておき、次の送信データ処理期間においてＣＰ
Ｕより受信用メモリに格納された通１ｇ回線ごとの受信
データを順次取り出す。

以上のように、本発明は複数の通信回線ごとの送慴デー
タと受信データをそれぞれ別々に総括した状態で交互に
一定の時間間隔ごとに連続して伝送処理１″ることを特
徴とする時分割データ伝送方式である。　゛〔発明の実施例〕　” 以下糸付の図面に示す実施例により、本発明の・時分割
データ伝送方式について説明する。

第１図は、本発明の時分割データ伝送方式の（ロ）路構
成の一例を示すブロック図である。

第１図において、送信用メモリ１にはＣＰＵからの通信
回線ごとの送信データ１０が、前の受信データ処理期間
中にＣＰＵによってア゛ドレステコーダ７を通して＝Ｉ
Ｊｉ　Ｗａ回線ごとにそれぞれ割当てた狽域に、既に格
納された状態にある。この送１呂用メモリ１に格納され
ているそれぞれの送１ぎデータ１０は、例えは通信回線
がＡ、Ｂ、・・・・・・そしてＮとある場合、メモリの
先頭アドレスより順に通信回線Ａ１通信回＋ＶＪＩＢ、
・・・・・・そして通ＷＷＩｊＡＪ線Ｎとそれぞれ対応
するように（α、、（Ｚ２．・・・・・・α２）、（ｂ
ｌ、。

ｂ３．・・・・・・ｂ２）、・・・・・・（ＦＬ＋　１
　’２１・・・・・・ｎｚ　）　とい゛う内容が書き込
、まれでいる。この送信用メモリ１は、次の送信データ
処理期間に７よると、カウンタ８からのデータラインセ
レクト信号１５とタイムデコーダ９かもの送信データ伝
送許可信号１６とによって、先頭アドレスより順に格納
されていた通信回線ごとの送信データ１０が一つずつ読
み出される。マルチプレクサ２は、送信デτり処理期間
中において、前段の送信用メモリ１から出力される並列
形式の送信データ１９をカウンタ８からのビットセレク
ト信号１８に準じて直列形式の送信データ２１に変換す
る。送信ライン切換器６は４前記の送信用メモリ１と同
様にカウンタ８からのデータラインセレクト信号１５と
タイムデコーダ９かもの送信データ伝送肝可信号１６と
によって複数の通信回線の中から所定の通信回線を選択
し、前段のマルチプレクサ２からの直列形式。

の送信データ２１を対応する所定の通４１回線の受。

１ｇ部に伝送する。

次に、受信ライン切換器６は、前記の送信ライン切換器
３とは逆に、カウンタ８からのデータラインセレクト信
号１５とタイムデコーダ９からの受信データ伝送許ｉ■
信号１７とによって複数の通信回７蝦の中から所定のｙ
Ｐ！１１ｇ回巌を選択し、対応する所定の辿信商軸の送
信部より直列形式の受信データ２２を受取り、後段のデ
マルチプレクサ５に出力する。デマルチプレクサ５は、
前記のマルチプレクサ２とは逆に、受信データ処理期中
において、受信ライン切換器６０）ら出力される直列形
式の受信データ２２をカウンタ８からのピットセレクト
信号１８に準じて並列形式の受信データに変換する。受
信用メモリ４は、前記の送信用メモリ１とは逆に、受信
データ処理期間になるとカウンタ８からのデータライン
セレクト（Ｎ号１５とタイムデコーダ９かうの受１キデ
ータ伝送許１’Ｊ’　１８号１７とによってデマルチプ
レクサ５かも出力された並列形式の受（ｇデータ２１を
。

先頭アドレスより順に一つずつ格納していく。

この受信用メモリ４に格納される受信データ１１のメモ
リ狽城は、送信用メモリ１と同様に、メモリの先頭アド
レスより順に通信回線り、＝１ｇ回線Ｂ、・・・・・・
そして通信回＃ｉｌＮとそれぞれ対応す。

るように割当てられており、その場合の通信回線ごとの
受信データは例えば（α；、α；、・・・・・・”Ｚ　
）　１（ｂ’Ｈ，ｂ’２１　”””　ｂ’ｚ　）　＋　
”””　（Ｗ’、、　ｎ’２＋　”””　ｎ’Ｚ　）と
いう内容が書き込まれている。この受信用メモリ４に格
納された通信回線ごとの受信データ１１を読み出すには
、送信データ処理期間中にＣＰＵによってアドレスデコ
ーダ７を通して通信回線ごとにそれぞれ割当てたメモＩ
Ｊ　Ｉ域を指定することにより行なわれる。

以上か本発明の送信データ１０と受信データ１１の伝送
処理の基本動作形態である。第２図は、本発明の伝送方
式の動作形態を狭約したタイムチャートを示したもので
ある。第２図に８いて。

データ伝送制御信号２３は、送信データ伝送許可１Ｂ号
１６と受領データ伝送１６号１７を作り出すためのもの
であり、クロック信号１４を基準に５１固々の回路ユニ
ットの動作用タイミング信号を成牛１−るカウンタ８の
最上位の出力ビットがこの信号として与えられている。

また、送１ぎデータ伝送許可信号１６と受信データ伝送
許可イぎ号１７は、それぞれ前記カウンタ８のデータ伝
送制御１ｄ号２５を含む上位の出力数ビットを入力とす
るタイムデコーダ９によってイ乍り出されており、それ
ぞれデータ伝送回路ユニットの制−信号としているが、
ＣＰＵに対するデータの処理要求信号としても使用され
それぞれ送信データ１尽送許可情号１６に対して受信デ
ータ処理要求４ｇ号２４、受イどデータ伝送許可信号１
７に対して送信データ処理要求信号２５となっている。

第３図は、本発明の伝送方式の送信データ伝送処理期間
に」６ける動作形態を示すタイムチャートである。第６
１において、％通信回線の選択中はＦｉｔＪ述のように
カウンタ８の上位数ビットによるデータラインセレクト
信号１５と前記の送信データ伝送許可信号１６あるいは
受信デー゛タ伝送許吐％ｉ号１７０組合せに１よって行
なわれる。従って、通信回Ｉ＋縁の迅択は一定の時間間
隔で連続的に規則正しく行なわれる。また、通信回線ご
とのデ゛−夕を変換するψｔＶｔとなるビットセレクト
信号１Ｂは、前記のカウンタ８の下位数ビットによる構
成であるため、データ変換をする場合も通信回線の選択
と同様に一定の時間間隔で連続的に規則正しく行なうこ
とができる。第４図は、本発明の伝送方式の受１ｇデー
タ処理期間における動作形態を示すタイムチャートであ
る。受信データ伝送処理は、送信データ伝送処理と別々
の時間帯において行なっているが、動作用タイミング信
号は共通であるため、第３図の送信データ伝送処理期間
における動作形態と全く同様である。

以上の説明から明らかなように、本実施例によれば、複
数の通信回線ごとの送信データと受信データをそれぞれ
別々に総括した状態で交互に一定の時間間隔ごとに連続
して伝送処理することができるので、複数の通１ｇ回１
雇のデータ伝送処理を一括して行なうことができ、しか
も簡単な制御方法であるため、比較的簡単な回路構成に
よって実現できる。従って、装置規模が著しく簡易化さ
れるとともに、双方向へのデータ伝送処理が可能となる
ので、経済的にも制卸的にも大きな効果かある。

〔発明の効果〕

以上の説明から明らかなように、本実施例によれば、複
数の）Ｊｊ１信回線ごとの送１Ｍデータと受信データを
それぞれ別々に総括した状態で交互に一定の時間間隔ご
とに連続して伝送処理することができるので、ａ数の通
信回線のデータ伝送処理を一括して行７Ｚうことができ
、しかも簡単な制御方法であるため、比較的簡単な回路
構成によって実現できる。従り℃、装置規模が者しく簡
易化されるとともに、双方向へのデータ伝送処理が可能
と７よるので、Ｍｍ的にも制御的にも大ぎな効果がある
。

【図面の簡単な説明】

４１図は、本す西明の時分ｗ＋Ｊデータ伝送方式の回路
構成の一実測例を示すブロック図、第２図は、本発明の
伝送方式の動作形態を要約した励１「タイミング図、第
６図は、本発明の伝送方式の送イｇデータ伝送処理期間
における動作形態を示す動作タイミング図、第４図は、
本発明の伝送方式の受信データ伝送処理期間にＪ６リー
る動作形態を示す動作タイミング図である。１・・・送信用メモリ、　２・・・マルチプレクサ、６
・・・送信ライン切換器、４・・・受信用メモリ、５・
・・デマルチプレクサ、６・・・受信ライン切換器、７
・・・アドレスデコーダ、８・・・カウンタ、９・・タ
イムデコーダ、　１０・・・送信データ、１１・・・受
信データ、′１２・・・メモリアドレス、１６・・・デ
ータ制御信号、　１４・・・クロック信号、１５・・・
データラインセレクト１６号、１６・・・送（ｉデータ
伝送許可毎号、１７・・・受信データ伝送許可１ｇ号、
１８・・・ピットセレクトイ百号、１９・・・並列形式
の送信データ、２０・・・並列形式の受信データ、　２
１・・・直列形式の送信データ、２２・・・直列形式の
受信データ、　２６・・・データ伝送制御信号、２４・
・・受信データ処理要求信号、２５・・・送信データ処理要求信号。代理人弁理士　高　橋　明　夫第　１　図第２図第　３　図第斗図

Claims

【特許請求の範囲】

ｔ　＋Ｘ数の通信回線への送イｇデータをそれぞれ通信
回線ごとに割当てた送信用メモリに受ｑ＝データ処理期
間中Ｋ１１Ｋ次格納するとともに、次の受信データ処理
期間に一つのデータ変換処理時間を羞準としたタイミン
グ信号によって該メモリに格納された該データを順次一
つずつ取り出して並列−直列変換した後それぞれの通信
回線へ転送する一方、受信データ処理期・間に複数の通
信回線からの受イぎデータを該タイミング信号によって
通信回線ごとの該デー、夕を一つずつ直列−並列変換し
た嵌通イぎ回想ごとに割当てた受１ｇ用メモリに順次格
納するとともに、次の送信データ処理期間に該メモリに
格納された該データを取り出すことにより、複数の通１
ｇ回線ごとの送信データと受信データをそれぞれ別々に
総括した状態で父互に一定の時間間隔ごとに連続して伝
送処理することを特徴とする時分割データ伝送方式。