RU1839255C - Устройство дл обмена информацией - Google Patents

Abstract

Изобретение относитс  к вычислительной техника Целью изобретени   вл етс  повышение достоверности передачи за счет исправлени  фазовых ошибок Устройство содержит блок приемников , блок передатчиков, мультиплексор информации , два регистра, дешифратор, блок синхронизации . Новым  вл етс  введение мультиплексора синхронизации, буферной пам ти, блока управлени  пам тью, второго мультиплексора информации и блока кодировани  Зи 

Description

Изобретение относитс  к вычислительной технике и может быть использовано в локальных кольцевых сет х ЭВМ.

Известно устройство управлени  передачей данных 1, содержащее блок дл  соединени  линий св зи, запоминающий блок, процессор, регистры постановки адресов, блоки формировани  адресов, дешифратор адресов, модем. Устройство управл ет обменом данными между процессорами высокого уровн  иерархии и лини ми св зи с использованием программ, хран щихс  в пам ти.

Однако известное устройство не обес- печиаает достаточно высокий уровень достоверности передачи, та как в нем не предусмотрено исправлением фазовых ошибок.

Наиболее близким по технической сущности к предлагаемому  вл етс  устройство дл  обмена информацией в кольцевом канале св з 2J, содержащее блок приемопередатчиков , блок переключени  режима, блок передачи информации, три элемента ИЛИ, блок синхронизации, регистр приема, дешифратор , регистр передачи, три элемента И, элемент НЕ и два триггера.

Однако это устройство также не обеспечивает достаточно высокой достоверности передачи из-за отсутстви  устранени  фазовых ошибок,

Целью изобретени   вл етс  повышение достоверности передачи за счет исправлени  фазовых ошибок. Цель достигаетс  тем, что в устройство дл  обмена информацией , содержащее блок приемников, блок передатчиков, первый мультиплексор информации , два регистра, дешифратор, блок синхронизации, причем первый и второй выходы блока приемников соединены с информационным и синхронизирующим входом первого регистра, выход которого соединен с входом дешифратора, третий выход блока приемников соединен с информационным входом первого мультиплексора информации, выходы блока приемников и выходы блока передатчиков  вл ютс  линейными входом и выходом устройства, введены мультиплексор синхроимпульсов, буферна  пам ть, блок управлени  пам тью , второй мультиплексор информации, блок кодировани , при этом четвертый выход блока приемников соединен с информа- ционным входом . мультиплексора синхроимпульсов, управл ющий вход которого соединен с выходом дешифратора, управл ющимвходом первого мультиплексора информации и информационным входом второго регистра, выход которого соединен с синхровходом блока

0

0

0

передатчиков, информационный вход которого соединен с выходом блока кодировани , вход которого соединен с выходом второго мультиплексора информации, информационный вход которого соединен с выходом буферной пам ти, информационный вход которой соединен с выходом муль- типлексора информации, выходы мультиплексора синхроимпульсов и блока синхронизации соединены с первым и вторым входамшблока управлени  пам тью, первый и второй выходы которого соединены с управл ющими входами буферной пам ти и второго мультиплексора

5 информации.

При анализе известных технических решений не обнаружено решений с признаками , сходными с отличительными признаками за вл емого решени , что дает основание считать предлагаемое техническое решение соответствующим критери м существенные отличи  и новизна. Этот вывод подтверждаетс  тем, что создаетс  недостижимый ранее положительный эф5 фект, заключающийс  в повышении достоверности передачи сигналов и обусловленный новыми признаками по сравнению с использованием известных технических решений.

Благодар  введению мультиплексора синхроимпульсов, буферной пам ти блока управлени  пам тью, второго мультиплексора информации, блока кодировани  с соответствующими св з ми за вл емое

5 техническое решение приобретает новые свойства, получение которых не обеспечивают прототип и другие технические решени , а именно создаетс  возможность повысить достоверность передачи за счет

0 исправлени  фазовых ошибок.

Схема предлагаемого устройства приведена на фиг;1; на фиг.2 изображена схема блока управлени  пам тью; на фиг.З - схема блока кодировани .

Устройство (фиг,1) содержит блок 1 приемников, блок 2 передатчиков, первый мультиплексор 3 информации, мультиплексор 4 синхроимпульсов, второй мультиплексор 5 информации, буферную пам ть 6, блок

0 7 управлени  пам тью, блок 8 синхронизации , регистры 9,10, дешифратор 11, блок 12 кодировани , линейный вход 14, линейный выход 14. Первый и второй выходы блока 1 приемников соединены с информационным

5 и синхронизирующим входами регистра 9, выход которого соединен с входом дешифратора 11. Третий выход блока 1 приемников соединен с информационным входом мультиплексора 3 информации, четвертый выход - с информационным входом мульти5

плексора 4 синхроимпульсов, управл ющий вход которого соединен с выходом дешифратора 11. Управл ющий вход мультиплексора 3 информации соединен с входом регистра 10, выход которого соединен с син- хровходом блока 2 передатчиков. Информационный вход последнего соединен с выходом блока 12 кодировани , вход которого соединен с выходом мультиплексора 5 информации. Информационный вход мультиплексора 5 соединен с выходом буферной пам ти 6, информационный вход которой соединен с выходом мультиплексора 3 информации . Выходы мультиплексора 4 синхроимпульсов и блока 8 синхронизации соединены соответственно с первым и вторым входами блока 7 управлени  пам тью, первый и второй выходы которого соединены с управл ющими входами буферной пам ти 6 и мультиплексора 5 информации.

Блок 7 управлени  пам тью (фиг.2) содержит счетчик 15 записи, счетчик 16 чтени , дешифратор 17. Блок 12 кодировани  (фиг.3) содержит элемент И 16, элемент НЕ 19, триггер 20.

Устройство дл  обмена информацией работает следующим образом.

Устройство обеспечивает транслирование сигнала, передаваемого контроллером локальной сети всем остальным абонентам сети. При том обеспечиваютс  согласование всех подключенных к нему линий, разв зка их по посто нному току и полное декодирование-кодирование сигнала, исправл ющее фазовые ошибки. Прин тый сигнал декодируетс  блоком 1 приемников. На каждой линии имеютс  свой декодер и опоз- наватель стартовой преамбулы (на фигурах не показаны).

При обнаружении на одной из линий преамбулы в соответствующий разр д регистра 9 записываетс  сигнал. Дешифратор 11 осуществл ет выбор активной линии и переключает вход буферной пам ти 6 (посредством мультиплексора 3} на эту линию. Буферна  пам ть служит дл  нейтрализации разбаланса частот передатчиков у абонента и устройства обмена, Данные из буферной пам ти после накоплени  в ней четырех битов начинают передаватьс  во все линии, кроме активной. По окончании передачи (нет данных в буфере) устройство отрабатывает паузу в две микросекунды {дл  нейтрализации возможных отражений) и переходит к прослушиванию линий, Линии св зи с абонентами и другими устройствами обмена отличаютс  лишь амплитудой выходного сигнала - 12В дл 

четырех линий 5В дл  восьми абонентских линий устройства.

Декодер в блоке выдел ет информационные биты и синхроимпульсы сопровожде- ни  битов данных. С первого выхода блока

I информационные биты подаютс  на мультиплексор 3, ас второго выхода блока 1 синхроимпульсы подаютс  на мультиплексор 4 синхроимпульсов,

При поступлении четырех нулей подр д сигнал высокого уровн  Обнаружена активность на линии с выхода блока 1 подаетс  на регистр 9. Этот же сигнал инвертируетс  и собираетс  с аналогичными сигналами других лини в блоке 1 и стро- бирует регистр 9. Регистр 9 и дешифратор

II обеспечивают выбор только одной активной линии. На соответствующем выходе дешифратора 11 устанавливаетс  низкий

уровень, разрешающий прохождение битов данных через мультиплексор 3 в буферную пам ть б, а синхроимпульсов через мультиплексор 4 на блок 7 управлени  пам тью 6. Этот же сигнал запоминаетс  в регистре 10.

Сигнал низкого уровн  с выхода регистра 10 запрещает включение передатчика на активной линии в блоке 2.

Сигнал низкого уровн  на выходе дешифратора 11 блокирует дальнейшие изменени  содержимого регистра 9 и разрешает работу блока 8 синхронизации и блока 7 управлени  пам тью.

Буферна  пам ть б типа FIFO на восемь бит необходима дл  устранени  разбега частот генератора абонента и устройства. В начальном состо нии счетчики записи 15 и чтени  16 наход тс  с разбегом в четыре бита дл  восстановлени  четырех нулей преамбулы, потер нных опознавателем

стартовой преамбулы в блоке 1, Запись бита данных в буферную пам ть по фронту синхроимпульса обеспечивают счетчик 15 и дешифратор 17. а считывание из буферной пам ти 6 осуществл ют счетчик 16 и мультиплексор 5. Кодирование осуществл ет блок 12. Парафазный кодированный сигнал с выхода блока 12 подаетс  на передатчики блока 2. Преимущество предлагаемого устройства по сравнению с прототипом заключаетс  в том, что в предлагаемом устройстве обеспечиваетс  полное исправление фазовых ошибок при передаче данных, что позвол ет существенно повысить достоверность передачи,

(56) Патент Японии № 62-17261, кл. G06.F 13/00, 1987,

Авторское свидетельство СССР Ms 1525704, кл. G 06 F 13/00, 1989.

Claims (1)

1. Формула изобретени  УСТРОЙСТВО ДЛЯ ОБМЕНА ИНФОР- МАЦИЕЙ, содержащее блок приемников, блок передатчиков, первый мультиплексор информации, два регистра, дешифратор, блок синхронизации, причем первый и второй выходы блока приемников соединены с информационным и синхронизирующим входами первого регистра, выход которого соединен с входом дешифратора, третий выход блока приемников соединен с информационным входом первого мультиплексора информации, входы блока приемников и выходы блока передатчиков  вл ютс  линейными входом и выходом устройства , отличающеес  тем, что, с целью повышени  достоверности передачи за счет исправлени  фазовых ошибок, в него введены мультиплексор синхроимпульсов, буферна  пам ть, блок управлени  пам тью , второй мультиплексор информации , блок кодировани , причем четвертый выход блока приемников соединен с информационным входом мультиплексора

   0

   синхроимпульсов, управл ющий вход которого соединен с первым выходом дешифратора , управл ющим входом первого мультиплексора информации и информационным входом второго регистра, выход которого соединен с сиихровходом блока передатчиков, информационный вход которого соединен с выходом блока кодировани , вход которого соединен с выходом второго мультиплексора информации, информационный вход которого соединен с выходом первого мультиплексора информации , выходы мультиплексора синхроимпульсов и блока синхронизации соединены соответственно с первым и вторым входами блока управлени  пам тью, первый и второй выходы которого соединены с управл ющими входами буферной пам ти и

   0 второго мультиплексора информации, второй выход дешифратора соединен с управл ющими входами первого регистра и блока синхронизации, выход которого соединен с синхровходами блока кодировани 

   5 и второго регистра.

   CRi.0

   Фи г. Z