JPS60151766A - 共有メモリアクセス方式 - Google Patents
共有メモリアクセス方式Info
- Publication number
- JPS60151766A JPS60151766A JP746184A JP746184A JPS60151766A JP S60151766 A JPS60151766 A JP S60151766A JP 746184 A JP746184 A JP 746184A JP 746184 A JP746184 A JP 746184A JP S60151766 A JPS60151766 A JP S60151766A
- Authority
- JP
- Japan
- Prior art keywords
- address
- data
- memory
- storage unit
- shared memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
間ａ・ 光間の技術分野
本兄明は２つの処理系で共用するメモリへアクセスする
共有メモリ・アクセス方式に関する。
共有メモリ・アクセス方式に関する。
（ｂ） 従来技術と問題点
２つの処理系が１つの共有メモ１）ｆｌ共有−ｒるメモ
リ共有システム・において、共有メモリが独自のアドレ
ス糸にＩｉＡフ石場合と、１ム」れが一方の処理系のア
ドレス系に鵬する場合とがあΦ。前者の場合には双方の
処理系から共１メモリにアクセスする１ｊ１、アドレス
変換が心安となり、−１，１こ後者の場合には、共イ１
ノモリのアドレス糸と異なるアドレス系の処理系か、狽
共有メモリにアクセスフ゛るときにもアドレス変換が必
要となる。従来はこのアドレス髪換ｔ１制間回路で行っ
Ｃいる１こめアドレス変換の１こめの制御回路が複雑と
なる欠点があった。
リ共有システム・において、共有メモリが独自のアドレ
ス糸にＩｉＡフ石場合と、１ム」れが一方の処理系のア
ドレス系に鵬する場合とがあΦ。前者の場合には双方の
処理系から共１メモリにアクセスする１ｊ１、アドレス
変換が心安となり、−１，１こ後者の場合には、共イ１
ノモリのアドレス糸と異なるアドレス系の処理系か、狽
共有メモリにアクセスフ゛るときにもアドレス変換が必
要となる。従来はこのアドレス髪換ｔ１制間回路で行っ
Ｃいる１こめアドレス変換の１こめの制御回路が複雑と
なる欠点があった。
＋Ｃ１党明の目的
本発明は上記の欠点ン解決′ｊるためになされたもので
、アドレス変換Ｙ［易とする共有メモリアクセス方式の
提供を目的とする。
、アドレス変換Ｙ［易とする共有メモリアクセス方式の
提供を目的とする。
（ｄｉ 発明の構成
本発明は、第１のアドレスデータにより第１のメモリに
アクセスする第１の処理装置と、第２のアドレスデータ
により第２のメモリにアクセスする第２の処理装置とが
第２のアドレスデータによりアクセスする第３のメモリ
乞共用するシステムにおいて、第１の記憶部と、第２の
記憶部と第３の記憶部と、前記第１の記憶部及び第２の
記憶部のデータを該第３の記憶部へ転送する制御手段と
ｔ備え、前記第１の処理装置が前記第３の記１意部にア
クセスする際、該第１の処理装置は＠記紀１の記憶部に
前記第１のアドレスデータを設定すると共に、前記第２
のアドレスデータの上半分の上位桁データを前記第２の
記憶部に設定することにより得られた前記第３の記憶部
内のデータ乞用いて、前記第３のメモリにアクセスする
ことケ特徴とする共有メモリアクセス方式である。以上
のように本発明は、共有メモリの共用の際、必要となる
アドレス変侯ン、レジスタ群のみ７用いることにより可
能としたもので、ハードウェアによる制御手段乞不費と
するものである。
アクセスする第１の処理装置と、第２のアドレスデータ
により第２のメモリにアクセスする第２の処理装置とが
第２のアドレスデータによりアクセスする第３のメモリ
乞共用するシステムにおいて、第１の記憶部と、第２の
記憶部と第３の記憶部と、前記第１の記憶部及び第２の
記憶部のデータを該第３の記憶部へ転送する制御手段と
ｔ備え、前記第１の処理装置が前記第３の記１意部にア
クセスする際、該第１の処理装置は＠記紀１の記憶部に
前記第１のアドレスデータを設定すると共に、前記第２
のアドレスデータの上半分の上位桁データを前記第２の
記憶部に設定することにより得られた前記第３の記憶部
内のデータ乞用いて、前記第３のメモリにアクセスする
ことケ特徴とする共有メモリアクセス方式である。以上
のように本発明は、共有メモリの共用の際、必要となる
アドレス変侯ン、レジスタ群のみ７用いることにより可
能としたもので、ハードウェアによる制御手段乞不費と
するものである。
（ｅｌ 発明の実施例
以下、本発明ケ図面によって説明する。図面は本発明の
一実施例〉説明するブロック図である。
一実施例〉説明するブロック図である。
実施例は、図面における主処理系１と、従処理系２とが
、共有記・億部３を共用する例である。主処理系ＩＫお
りるメモリ４の先頭アドレスＡ、は１６進コード表記（
以下同様）で（００００）、ま１こ最終アドレスＡ、は
（ＩＯＦＦ）である。一方従処理系２１１こおけるメモ
リ５の先頭アドレスＢ１は（８０００）、ま１こ最終ア
ドレスＢ２は（８１ＦＦ）である。そして共有記憶部３
のメモリ６の先頭アドレスＭ、は、（８４ＦＦ）、ま１
こ最終アドレスＭ３は、（８５Ｆ大ｊ）。
、共有記・億部３を共用する例である。主処理系ＩＫお
りるメモリ４の先頭アドレスＡ、は１６進コード表記（
以下同様）で（００００）、ま１こ最終アドレスＡ、は
（ＩＯＦＦ）である。一方従処理系２１１こおけるメモ
リ５の先頭アドレスＢ１は（８０００）、ま１こ最終ア
ドレスＢ２は（８１ＦＦ）である。そして共有記憶部３
のメモリ６の先頭アドレスＭ、は、（８４ＦＦ）、ま１
こ最終アドレスＭ３は、（８５Ｆ大ｊ）。
であり、このメモリ６のアドレスは従処理系２の持つア
ドレス空間内の一部のアドレスとする。主処理系１にお
けろプロセサ７がメモリ４に処理データＱ（５１２バイ
ト以上）ヲ、書込む場合、メモリ４の残り量は、アドレ
スＡ、（１０００） カラ最終アドレスＡ３（１ＯＦＦ
）までの５３２Ｂ（バイト）しかｉｇれておらず、容
量不足を生じたとする。
ドレス空間内の一部のアドレスとする。主処理系１にお
けろプロセサ７がメモリ４に処理データＱ（５１２バイ
ト以上）ヲ、書込む場合、メモリ４の残り量は、アドレ
スＡ、（１０００） カラ最終アドレスＡ３（１ＯＦＦ
）までの５３２Ｂ（バイト）しかｉｇれておらず、容
量不足を生じたとする。
従ってこのようなときはメモリ６乞利用することになる
。この場合、プロセサ７は、変換部８のレジスタＲ８に
アドレスデータＤ１０５Ｂ、すなわち１６進コードで（
１０５Ｂ）ｙ２ｒ：書込む。これによりレジスタＲ１（
１６桁）には図示の卯く２進テータ［０００１００００
０１０１１０１１Ｊ かセットされる。またプロセサ７
は、レジスタＲ６に変換用のアドレスデータＤ８４（］
６進コート城記で８４）ンを込む。従ってレジスｂ
Ｒ２（ｓ桁）には、図示の如く２進データｒ１０００
０１００ｊがセットされる。変換部８では、このレジス
タＲ１及びＲ２のアドレスデータを用いてアドレス変換
７行う。変換レジスタＲ３は、上位バイト（Ｋ８〜に１
Ｂ）が８ビツト、下位バイト（Ｋｏ〜に７）が８ヒツト
の計１６ヒツトのレジスタである。この上位バイトの桁
位置１〜。
。この場合、プロセサ７は、変換部８のレジスタＲ８に
アドレスデータＤ１０５Ｂ、すなわち１６進コードで（
１０５Ｂ）ｙ２ｒ：書込む。これによりレジスタＲ１（
１６桁）には図示の卯く２進テータ［０００１００００
０１０１１０１１Ｊ かセットされる。またプロセサ７
は、レジスタＲ６に変換用のアドレスデータＤ８４（］
６進コート城記で８４）ンを込む。従ってレジスｂ
Ｒ２（ｓ桁）には、図示の如く２進データｒ１０００
０１００ｊがセットされる。変換部８では、このレジス
タＲ１及びＲ２のアドレスデータを用いてアドレス変換
７行う。変換レジスタＲ３は、上位バイト（Ｋ８〜に１
Ｂ）が８ビツト、下位バイト（Ｋｏ〜に７）が８ヒツト
の計１６ヒツトのレジスタである。この上位バイトの桁
位置１〜。
〜に１５にレジスタＲ２のアドレスデータｌ−１０００
０１００ｊ ’にセットすると共に、下位バイトの桁位
置ｌ＜。〜に、に、レジスタＲ１の下位バイト（８ビツ
ト）の桁位１ｔｅｏ〜Ｃ，のアドレスデータ［０１０３
１０１１Ｊンセツトする。なおこのセットはパルスＰに
より与えられるタイミングで付わスしる。
０１００ｊ ’にセットすると共に、下位バイトの桁位
置ｌ＜。〜に、に、レジスタＲ１の下位バイト（８ビツ
ト）の桁位１ｔｅｏ〜Ｃ，のアドレスデータ［０１０３
１０１１Ｊンセツトする。なおこのセットはパルスＰに
より与えられるタイミングで付わスしる。
変換レジスタＲ３の１６ヒツトのデータ、すなわち１６
進コード表記で（８４５Ｂ）のアドレスデータＤ ８４
５１３は、共通記憶部３におけろメモリ６のアルス部９
へ送られるので、メモリ６のアドレスＭ２（８４５Ｂ）
が選択される。次にプロセサ７は、共有記憶部３のメモ
リ制御部１０へ、データＱ及び１込指令Ｗン送出するこ
とにより、メモリ６のアドレスＭ、（８４５Ｆ） 以降
のアドレス部分にデータＱの１込みが行われる。
進コード表記で（８４５Ｂ）のアドレスデータＤ ８４
５１３は、共通記憶部３におけろメモリ６のアルス部９
へ送られるので、メモリ６のアドレスＭ２（８４５Ｂ）
が選択される。次にプロセサ７は、共有記憶部３のメモ
リ制御部１０へ、データＱ及び１込指令Ｗン送出するこ
とにより、メモリ６のアドレスＭ、（８４５Ｆ） 以降
のアドレス部分にデータＱの１込みが行われる。
（ｆｌ 発明の効果
以上のように本発明は、処理装置が異なるアドレス系に
属する共有メモリを利用する際に生ずるアドレス変換制
御乞容易とする利点７生ずる。
属する共有メモリを利用する際に生ずるアドレス変換制
御乞容易とする利点７生ずる。
図面は本発明の一実施例乞説明するブロック図であり、
図中に用いた符号は次の通りである。 １は主処理系、２は従処理系、３は共有記憶部、４．５
．６はメモリ、７．７０はプロセサ、８は変換部、９，
１３．１４はアドレス部、１０，１１ 。 １２はメモリ制御部、１５はＯＲゲート部、Ａ。 Ｂ、、Ｍ、、は先頗アドレス、Ａｓ 、 Ｅ ｚ 、
Ｍｓは最終アドレス、Ａｔ 、 Ｍｔはアドレス、ｃｏ
、Ｃ７ＬＫｏ、に７．に８゜ＫＩ６は桁位置、Ｄｇ４．
Ｄ、ｏ、 Ｂ、１４．Ｂはアドレスデータ、Ｐはセット
用のパルス、Ｑはデータ、Ｗは書込指令ケ示す。
図中に用いた符号は次の通りである。 １は主処理系、２は従処理系、３は共有記憶部、４．５
．６はメモリ、７．７０はプロセサ、８は変換部、９，
１３．１４はアドレス部、１０，１１ 。 １２はメモリ制御部、１５はＯＲゲート部、Ａ。 Ｂ、、Ｍ、、は先頗アドレス、Ａｓ 、 Ｅ ｚ 、
Ｍｓは最終アドレス、Ａｔ 、 Ｍｔはアドレス、ｃｏ
、Ｃ７ＬＫｏ、に７．に８゜ＫＩ６は桁位置、Ｄｇ４．
Ｄ、ｏ、 Ｂ、１４．Ｂはアドレスデータ、Ｐはセット
用のパルス、Ｑはデータ、Ｗは書込指令ケ示す。
Claims (1)
- 第１のアドレス空間乞有する第１の処理装置と、第２の
アドレス空間ケ廟する第２の処理装置とが、第２のアド
レス窒間内の一部のアドレス空間が割当てられる共有メ
モリ乞共肩するシステムレこおいて、それぞれアドレス
データがセットされろ第１゜第２及び第３の記憶部と、
前記第１の記憶部及び第２の記憶部のデータケ該第３の
記憶部へ転送する制御手段と乞備え、前記第１の処理装
置が前記第３の記憶部にアクセスする際、該第１の処理
装置は前記第１の記憶部に前記第１のアドレスデータ乞
設定すると共に、ＡｉＪ記第２のアドレスデル夕の所定
数の上位桁テータ暑ＯｆＪ記第２の記憶部に設ボするこ
とにより得られた前記第３の記憶部内のデータケ用いて
、ｉＩＪ記共有メモリ乞アクセスすること乞特徴とする
共有メモリアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP746184A JPS60151766A (ja) | 1984-01-19 | 1984-01-19 | 共有メモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP746184A JPS60151766A (ja) | 1984-01-19 | 1984-01-19 | 共有メモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60151766A true JPS60151766A (ja) | 1985-08-09 |
Family
ID=11666454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP746184A Pending JPS60151766A (ja) | 1984-01-19 | 1984-01-19 | 共有メモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60151766A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63153663A (ja) * | 1986-12-17 | 1988-06-27 | Pfu Ltd | システム間結合装置 |
-
1984
- 1984-01-19 JP JP746184A patent/JPS60151766A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63153663A (ja) * | 1986-12-17 | 1988-06-27 | Pfu Ltd | システム間結合装置 |
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