JPS60136414A - 位相調整装置 - Google Patents
位相調整装置Info
- Publication number
- JPS60136414A JPS60136414A JP58250795A JP25079583A JPS60136414A JP S60136414 A JPS60136414 A JP S60136414A JP 58250795 A JP58250795 A JP 58250795A JP 25079583 A JP25079583 A JP 25079583A JP S60136414 A JPS60136414 A JP S60136414A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- phase
- pulse signal
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は同一周期で、異なった位相を有する一対のパル
ス信号の位相を一致させるための位相調整装置に関する
。
ス信号の位相を一致させるための位相調整装置に関する
。
（従来技術）
従来の位相調整装置ではバッファ回路を使用し、連続し
て入力される一つの信号をシリアル・ノ（ラレル変換し
、このパルス信号の発生時点でラッチし、次のパルス信
号の発生時点までパラレル状態を保持しておき、いま一
つのパルス信号の発生時点でパラレル状態の信号をラッ
チし、パラレル・シリアル変換を行って読出すことによ
り、位相調整の目的を達成してきた。しかし、このより
な）くツファ回路を使用した方式では回路の構成の規模
が大きくなるという欠点があった。
て入力される一つの信号をシリアル・ノ（ラレル変換し
、このパルス信号の発生時点でラッチし、次のパルス信
号の発生時点までパラレル状態を保持しておき、いま一
つのパルス信号の発生時点でパラレル状態の信号をラッ
チし、パラレル・シリアル変換を行って読出すことによ
り、位相調整の目的を達成してきた。しかし、このより
な）くツファ回路を使用した方式では回路の構成の規模
が大きくなるという欠点があった。
（発明の目的）
本発明の目的は、それぞれ同一周期を有し、異なった位
相を有する二つの信号のうち、選択された一つの信号パ
ルスの位相に別の信号パルスの位相を一致させる場合に
、選択された信号ノ（ルスから他方の信号パルスまでの
時間的距離を計数し。
相を有する二つの信号のうち、選択された一つの信号パ
ルスの位相に別の信号パルスの位相を一致させる場合に
、選択された信号ノ（ルスから他方の信号パルスまでの
時間的距離を計数し。
選択嘔れた信号パルスの位相に他方の信号）（ルスの位
相を合わせるために、他方の信号を何ビットシフトする
かを判断し、その値をシフト長設定可能なシフトレジス
タのシフト数として与え、このシフトレジスタの入力信
号に対する出力信号の時間的遅れを利用して位相調整を
行うことによシ上記欠点を除去し、バッファ回路を使用
せずに位相調整を行うことができる位相調整装置を提供
することにある。
相を合わせるために、他方の信号を何ビットシフトする
かを判断し、その値をシフト長設定可能なシフトレジス
タのシフト数として与え、このシフトレジスタの入力信
号に対する出力信号の時間的遅れを利用して位相調整を
行うことによシ上記欠点を除去し、バッファ回路を使用
せずに位相調整を行うことができる位相調整装置を提供
することにある。
（発明の構成）
本発明による位相調整装置はセット・リセット形フリッ
プフロップと、カウンタ回路と、ラッチ回路と、シフト
レジスタ回路と、イニシアライズ回路と９反転回路とを
具備して構成したものである。
プフロップと、カウンタ回路と、ラッチ回路と、シフト
レジスタ回路と、イニシアライズ回路と９反転回路とを
具備して構成したものである。
セット・リセット形フリンプフロツ７’ハ、同一周期を
有しながら位相の異なる二つの信号パルスの入力状態分
示すためのものである。
有しながら位相の異なる二つの信号パルスの入力状態分
示すためのものである。
カウンタ回路は、上記二つの信号パルスの位相の差な等
価なカウント数として計数するためのものでおる。
価なカウント数として計数するためのものでおる。
ラッチ回路は、カウンタ回路の１数値をいったん保持す
るためのものである。
るためのものである。
シフトレジスタ回路は、上記計数値に応じてシフト長の
設定可能なものである。
設定可能なものである。
イニシアライズ回路は、カウンタ回路の初期値設定ケ行
うためのものである。
うためのものである。
反転回路は、カウンタ回路の計数値の１の補数を生成す
るためのものである。
るためのものである。
（実施例）
次に、本発明を図面によυ詳細に説明する。
第１図は、本発明による位相調整装置の一実施例を示す
ブロック図である。また、第２図はシフト長が設定可能
なシフトレジスタの設定値と、そのときのシフト長との
関係を表わす相関図である。
ブロック図である。また、第２図はシフト長が設定可能
なシフトレジスタの設定値と、そのときのシフト長との
関係を表わす相関図である。
第１図に示す実施例において、１はセット・リセット形
フリップフロップ、２はスパイク状のトリガパルスを発
生させるイニシアライズ回路、６はカウンタ回路、４は
ラッチ回路、５は反転回路、６はシフトレジスタである
。第１図においては、１６データビツトごとに信号パル
スが周期的に発生する場合を取上げているので、これに
従って説明する。信号線１０１には選択された信号パル
スが入力され、信号線１０２には別の信号パルスが入力
されている。信号線１０４は選択された信号パルスの発
生時点から別の信号パルスの発生時点まで、セット・リ
セット形フリップフロップ１により高レベルに保たれて
いる。この場合、信号線１０６に入力される基本クロッ
クによりカウンタ回路６を動作させ、選択された信号パ
ルスの発生時点から別の信号パルスの発生時点までをカ
ウンタ回路３によシ計数させ、その計数値を２進数の４
ビツトで信号線１０９〜１１２に出力している。
フリップフロップ、２はスパイク状のトリガパルスを発
生させるイニシアライズ回路、６はカウンタ回路、４は
ラッチ回路、５は反転回路、６はシフトレジスタである
。第１図においては、１６データビツトごとに信号パル
スが周期的に発生する場合を取上げているので、これに
従って説明する。信号線１０１には選択された信号パル
スが入力され、信号線１０２には別の信号パルスが入力
されている。信号線１０４は選択された信号パルスの発
生時点から別の信号パルスの発生時点まで、セット・リ
セット形フリップフロップ１により高レベルに保たれて
いる。この場合、信号線１０６に入力される基本クロッ
クによりカウンタ回路６を動作させ、選択された信号パ
ルスの発生時点から別の信号パルスの発生時点までをカ
ウンタ回路３によシ計数させ、その計数値を２進数の４
ビツトで信号線１０９〜１１２に出力している。
この計数値を信号線１０５上に一時的に保持し、これを
反転回路５によ、り反転して１の補数をとり、シフトレ
ジスタ６のシフト長設定値として使用し、信号線１０７
に入力される別の信号パルスのデータ列をシフトさせて
、信号８１０７により出力させている。例えば、選択さ
れた信号パルスの発生から別の信号パルスの発生まで８
ビツトずれていた場合には、カウンタ回路６により計数
された計数値は信号線１０９〜１１２上でそれぞれ１，
０゜０．０として表現され、反転回路５により反転させ
ることにより０，１，１．１が得られる。第２図により
、これらの信号の状態をそれぞれＬＪ４＋Ｌ３ ＨＬｍ
＋ ＬＨに対応させ、８ビツトだけデータをシフトさ
せて別の信号データ列を出力させればよい。
反転回路５によ、り反転して１の補数をとり、シフトレ
ジスタ６のシフト長設定値として使用し、信号線１０７
に入力される別の信号パルスのデータ列をシフトさせて
、信号８１０７により出力させている。例えば、選択さ
れた信号パルスの発生から別の信号パルスの発生まで８
ビツトずれていた場合には、カウンタ回路６により計数
された計数値は信号線１０９〜１１２上でそれぞれ１，
０゜０．０として表現され、反転回路５により反転させ
ることにより０，１，１．１が得られる。第２図により
、これらの信号の状態をそれぞれＬＪ４＋Ｌ３ ＨＬｍ
＋ ＬＨに対応させ、８ビツトだけデータをシフトさ
せて別の信号データ列を出力させればよい。
（発明の効果）
以上説明したように本発明によれば、それぞれ同一周期
を有し、異なった位相を有する選択された一つの信号パ
ルスの位相に別の信号のパルスの位相を一致させる場合
に、選択された信号パルスから他方の信号パルスまでの
時間的距離を計数し、選択された信号パルスの位相に他
方の信号パルスの位相を合わせるために１他方の信号を
何ビットシフトするかを判断し、その値をシフト長設定
可能なシフトレジスタのシフト数として与え、このシフ
トレジスタの入力信号に対する出力信号の時間的遅れに
より位相調整を行うことによシ、バッファ回路を使用し
た従来方式に比べて回路構成が縮少化されるという効果
がある。
を有し、異なった位相を有する選択された一つの信号パ
ルスの位相に別の信号のパルスの位相を一致させる場合
に、選択された信号パルスから他方の信号パルスまでの
時間的距離を計数し、選択された信号パルスの位相に他
方の信号パルスの位相を合わせるために１他方の信号を
何ビットシフトするかを判断し、その値をシフト長設定
可能なシフトレジスタのシフト数として与え、このシフ
トレジスタの入力信号に対する出力信号の時間的遅れに
より位相調整を行うことによシ、バッファ回路を使用し
た従来方式に比べて回路構成が縮少化されるという効果
がある。
第１図は、本発明による位相調整装置の一実施例の構成
を示すブロック図である。 第２図は、第１図におけるシフト長設定可能なシフトレ
ジスタの設定値と、その時のシフト長との関係を示す相
関図である。 １Ｓ１１Ｓセツト・リセット形フリップフロップ２・・
拳イニシアライズ回路 ３・・・カウンタ回路 ４・・・ラッチ回路 ５・Φ―反転回路 ６・・・シフトレジスタ 特許出願人 日本電気株蚊会社 代理人 弁理士 井 ノ ロ 鱒
を示すブロック図である。 第２図は、第１図におけるシフト長設定可能なシフトレ
ジスタの設定値と、その時のシフト長との関係を示す相
関図である。 １Ｓ１１Ｓセツト・リセット形フリップフロップ２・・
拳イニシアライズ回路 ３・・・カウンタ回路 ４・・・ラッチ回路 ５・Φ―反転回路 ６・・・シフトレジスタ 特許出願人 日本電気株蚊会社 代理人 弁理士 井 ノ ロ 鱒
Claims (1)
- 【特許請求の範囲】 同一周期を有し々から位相の異なる２つの信号パルスの
入力状態を示すためのセット・リセット形フリップフロ
ップと、前記位相の差を等価なカウント数として計数す
るためのカウンタ回路と。 前記カウンタ回路の計数値をいったん保持しておくため
のランチ回路と、前記計数値に応じてシフト長を設定す
るためのシフトレジスタ回路と、前記カウンタ回路の初
期設定を行うためのイニシアライズ回路と、前記カウン
タ回路の前記計数値の１の補数を生成するための反転回
路とを具備して前記２つの信号間の位相差を調整するよ
うに構成したことを特徴とする位相調整装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250795A JPS60136414A (ja) | 1983-12-23 | 1983-12-23 | 位相調整装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250795A JPS60136414A (ja) | 1983-12-23 | 1983-12-23 | 位相調整装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60136414A true JPS60136414A (ja) | 1985-07-19 |
Family
ID=17213157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58250795A Pending JPS60136414A (ja) | 1983-12-23 | 1983-12-23 | 位相調整装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60136414A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0419161A2 (en) * | 1989-09-22 | 1991-03-27 | Nec Corporation | Clock jitter suppressing circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5854724A (ja) * | 1981-09-28 | 1983-03-31 | Horiba Ltd | 自動位相校正方法及び装置 |
-
1983
- 1983-12-23 JP JP58250795A patent/JPS60136414A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5854724A (ja) * | 1981-09-28 | 1983-03-31 | Horiba Ltd | 自動位相校正方法及び装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0419161A2 (en) * | 1989-09-22 | 1991-03-27 | Nec Corporation | Clock jitter suppressing circuit |
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