JPS6013215B2 - システム制御方式 - Google Patents
システム制御方式Info
- Publication number
- JPS6013215B2 JPS6013215B2 JP52021835A JP2183577A JPS6013215B2 JP S6013215 B2 JPS6013215 B2 JP S6013215B2 JP 52021835 A JP52021835 A JP 52021835A JP 2183577 A JP2183577 A JP 2183577A JP S6013215 B2 JPS6013215 B2 JP S6013215B2
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- JP
- Japan
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- cpu
- control unit
- central
- normal
- common
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Description
【発明の詳細な説明】
本発明は、複数のＣＰＵからなる情報処理システム、特
にシステム制御方式に関するものである。
にシステム制御方式に関するものである。
例えば、電子交換システムでは、各種の通信情報を伝送
する回線系と、この回線系を制御するための制御系に大
別される。
する回線系と、この回線系を制御するための制御系に大
別される。
制御系としては、蓄積プログラム制御による中央制御装
置（以下ＣＰＵと記す）が用いられ、特に大規模の局で
はＣＰＵを複数台設置するマルチ・プロセッサ方式が用
いられる。マルチ・プロセッサ方式は、（ｉ）づ・形の
ＣＰＵで大規模のＣＰＵと等価な処理能力を達成できる
こと、■）種々のシステム規模に経済的に対処すること
ができること、血一台のＣＰＵが障害でダウンしても、
複数のＣＰＵで危険を分散するので、信頼度を向上でき
ること、等の利点がある。
置（以下ＣＰＵと記す）が用いられ、特に大規模の局で
はＣＰＵを複数台設置するマルチ・プロセッサ方式が用
いられる。マルチ・プロセッサ方式は、（ｉ）づ・形の
ＣＰＵで大規模のＣＰＵと等価な処理能力を達成できる
こと、■）種々のシステム規模に経済的に対処すること
ができること、血一台のＣＰＵが障害でダウンしても、
複数のＣＰＵで危険を分散するので、信頼度を向上でき
ること、等の利点がある。
ところで、このようなマルチ・プロセッサ方式における
負荷の配分方法については、一般に次のように行なうこ
とがよく知られている。
負荷の配分方法については、一般に次のように行なうこ
とがよく知られている。
（ｉ）呼処理については、ロードシェアあるいはファン
クションシェアにより各ＣＰＵ均等にその負荷を分配す
る。
クションシェアにより各ＣＰＵ均等にその負荷を分配す
る。
（ｉｉ）ｉ システム管理、障害処理および運用処理に
ついては、特定のＣＰＵが単独であるいは中心となって
実行する。
ついては、特定のＣＰＵが単独であるいは中心となって
実行する。
（ｉｉ）はシステムの一元管理、有効管理という点から
必要とされるものであるが、このような処理形態におい
ては、システム管理処理等を実行する特定のＣＰＵのダ
ウンが、システム全体のダウンと等価となり、多数のＣ
ＰＵを用いた場合でも、システム規模によらずに、特定
のＣＰＵの信頼度によって、システムの信頼度が規定さ
れることになる。
必要とされるものであるが、このような処理形態におい
ては、システム管理処理等を実行する特定のＣＰＵのダ
ウンが、システム全体のダウンと等価となり、多数のＣ
ＰＵを用いた場合でも、システム規模によらずに、特定
のＣＰＵの信頼度によって、システムの信頼度が規定さ
れることになる。
本発明は、上記のような従来の欠点を改善する、つまり
前記（ｉ），（ｉｉ）の処理形式を有するマルチ・プロ
セッサ方式において、特定のＣＰＵの信頼度により全シ
ステムの信頼度が規定されないようにして、システムの
信頼度をより向上させることを目的とするものである。
前記（ｉ），（ｉｉ）の処理形式を有するマルチ・プロ
セッサ方式において、特定のＣＰＵの信頼度により全シ
ステムの信頼度が規定されないようにして、システムの
信頼度をより向上させることを目的とするものである。
以下、図面により、本発明の実施例を説明する。第１図
は、マルチ・プロセッサ方式によるデータ交換システム
のブロック図である。
は、マルチ・プロセッサ方式によるデータ交換システム
のブロック図である。
図において、Ｔは端末袋贋、ＤＣは加入者回線を高速リ
ンクに集線または多重化さ「る装置、ＳＷは集線または
多重化された高速ＩＪ）／クを収容し、時分割スイッチ
機能により、高速リンク間の相互接続を行う時分割スイ
ッチ部、ＳＷＣは時分割スイッチ部ＳＷの制御部、ＳＲ
は対加入者端末あるいは他局との間で、信号の送受信を
行う信号送受信部、ＤＣＣは集線あるいは多重化装置Ｄ
Ｃの制御部、ＳＲＤは制御系（ＣＰ系）からの情報を受
信して、必要な回線系（ＳＰ系）の装置に対して指令を
送出するとともに、加入者端末、他局へまたはそれらか
らの送出あるいは受信情報を信号送受信部ＳＲまたはＣ
ＰＵに送出する信号受信分配部である。
ンクに集線または多重化さ「る装置、ＳＷは集線または
多重化された高速ＩＪ）／クを収容し、時分割スイッチ
機能により、高速リンク間の相互接続を行う時分割スイ
ッチ部、ＳＷＣは時分割スイッチ部ＳＷの制御部、ＳＲ
は対加入者端末あるいは他局との間で、信号の送受信を
行う信号送受信部、ＤＣＣは集線あるいは多重化装置Ｄ
Ｃの制御部、ＳＲＤは制御系（ＣＰ系）からの情報を受
信して、必要な回線系（ＳＰ系）の装置に対して指令を
送出するとともに、加入者端末、他局へまたはそれらか
らの送出あるいは受信情報を信号送受信部ＳＲまたはＣ
ＰＵに送出する信号受信分配部である。
上記の各装置のうち、時分割スイッチ部ＳＷ、その制御
部ＳＷＣ、信号送受信部ＳＲ「信号受信分配部ＳＲＤ、
および集線、多重化装置の制御部ＤＣＣは、各々二重化
され、現用・予備形式で運転されている。
部ＳＷＣ、信号送受信部ＳＲ「信号受信分配部ＳＲＤ、
および集線、多重化装置の制御部ＤＣＣは、各々二重化
され、現用・予備形式で運転されている。
そして、これらの装置では、現用系（ＡＣＴ）が障害に
なると予備系（ＳＢＹ）と切替えられ、交換処理の継続
を行う。ＳＵＰは、上記ＳＰ系の各装置の障害状態を表
示する障害表示部であり、第２図ａに示すように、二重
化された各々には各ＳＰ系の装置の障害状態が表示され
る。
なると予備系（ＳＢＹ）と切替えられ、交換処理の継続
を行う。ＳＵＰは、上記ＳＰ系の各装置の障害状態を表
示する障害表示部であり、第２図ａに示すように、二重
化された各々には各ＳＰ系の装置の障害状態が表示され
る。
ＭＣＴは、上記ＳＰ系装置の系切替制御、およびコンソ
ール部ＣＮＳへのアラーム表示制御を行う保守制御部で
ある（第２図ｂ参照）。ＣＰＵは中央制御装置、ＣＭは
共通装置の状態表や、システム管理用のデータを格納す
る共通メモリ、ＭＭは各ＣＰＵで処理に必要なプ。
ール部ＣＮＳへのアラーム表示制御を行う保守制御部で
ある（第２図ｂ参照）。ＣＰＵは中央制御装置、ＣＭは
共通装置の状態表や、システム管理用のデータを格納す
る共通メモリ、ＭＭは各ＣＰＵで処理に必要なプ。
グラム，データ類を格納する個別メモリである。上記の
ＣＰ系装置（ＣＰＵ，ＣＭ，ＭＭ）は、それぞれ二重化
され同期運転が行われるが、片系が障害になると、正常
な片系のみのセパレート運転となる。
ＣＰ系装置（ＣＰＵ，ＣＭ，ＭＭ）は、それぞれ二重化
され同期運転が行われるが、片系が障害になると、正常
な片系のみのセパレート運転となる。
ＣＮＳは、システム状態の表示およびシステムの各装置
のマニュアル制御を行うためのコンソ−ル部である。
のマニュアル制御を行うためのコンソ−ル部である。
第１図のデータ交換システムにおいては、ある特定のＣ
ＰＵ（Ｍ‐ＣＰＵ）例えば＃にＰＵが定期的に障害表示
部ＳＵＰを議出し、各装置の監視を行い、また異常検出
時には保守制御部ＭＣＴを起動して障害装置の現用（Ａ
ＣＴ）と予備（ＳＢＹ）を切替え、同時にコンソールＣ
ＮＳに障害装置の表示をする。
ＰＵ（Ｍ‐ＣＰＵ）例えば＃にＰＵが定期的に障害表示
部ＳＵＰを議出し、各装置の監視を行い、また異常検出
時には保守制御部ＭＣＴを起動して障害装置の現用（Ａ
ＣＴ）と予備（ＳＢＹ）を切替え、同時にコンソールＣ
ＮＳに障害装置の表示をする。
障害表示部ＳＵＰは、第２図ａに示されるように、二重
化された各ＳＰ系装置の０系、１系ともに障害状態を表
示するもので、各装置対応に１ビット設けて、正常状態
ではそこに１１０”が設定され、各装置内のパリティ・
エラーにより、また集線、多重化装置ＤＣについては、
集線、多重化装魔ＤＣに対する制御オーダ送出時の再送
エラー等により、各装置対応部に“１”が設定される。
化された各ＳＰ系装置の０系、１系ともに障害状態を表
示するもので、各装置対応に１ビット設けて、正常状態
ではそこに１１０”が設定され、各装置内のパリティ・
エラーにより、また集線、多重化装置ＤＣについては、
集線、多重化装魔ＤＣに対する制御オーダ送出時の再送
エラー等により、各装置対応部に“１”が設定される。
Ｍ−ＣＰＵは定期的に障害表示部ＳＵＰを講出し、“１
”が設定されているＡＣＴ系装置を検出すると、保守制
御部ＭＣＴを起動して、該障害装置のＡＣＴとＳＢＹを
切替える。保守制御部ＭＣＴは、第２図ｂに示すように
、二重化されており、各装置のＡＣＴ系が０系であるか
１系であるかの指示を行う。
”が設定されているＡＣＴ系装置を検出すると、保守制
御部ＭＣＴを起動して、該障害装置のＡＣＴとＳＢＹを
切替える。保守制御部ＭＣＴは、第２図ｂに示すように
、二重化されており、各装置のＡＣＴ系が０系であるか
１系であるかの指示を行う。
図の例では、０系対応ビットが‘‘１”の場合には０系
が、また１系対応ビットが“１”の場合には１系がＡＣ
Ｔ系となる。すなわち、図におけるＳＰＯが“１”のと
きは、ＳＷ○，ＳＷＣ０，ＳＲ○，ＤＣＣ○，ＳＲＤＯ
がＡＣＴ系となり、ＳＰＩが“１”のときは、ＳＷ１，
ＳＷＣ１，ＳＲ１，ＤＣＣ１，ＳＲＤＩがＡＣＴ系とな
る。ＲＳＴは、障害表示部ＳＵＰ上に表われたエラー表
示をリセットする起動ポイントであり、またＯＳ表示制
御用ポイントは障害装置情報をコンソールＣＮＳに表示
するためのポイントである。障害表示部ＳＵＰを定期的
に講出し、システムの監視、制御を行うＭ−ＣＰＵの片
系が障害になると、さらに一方の正常系の障害により、
Ｍ−ＣＰＵのダウン、すなわち全システムのダウンとな
るので、これを防止するために、現在、両系とも正常な
他のＣＰＵ（Ｅ−ＣＰＵ）、例えば＃ＩＣＰＵにそのシ
ステム監視、制御機能を移譲する。
が、また１系対応ビットが“１”の場合には１系がＡＣ
Ｔ系となる。すなわち、図におけるＳＰＯが“１”のと
きは、ＳＷ○，ＳＷＣ０，ＳＲ○，ＤＣＣ○，ＳＲＤＯ
がＡＣＴ系となり、ＳＰＩが“１”のときは、ＳＷ１，
ＳＷＣ１，ＳＲ１，ＤＣＣ１，ＳＲＤＩがＡＣＴ系とな
る。ＲＳＴは、障害表示部ＳＵＰ上に表われたエラー表
示をリセットする起動ポイントであり、またＯＳ表示制
御用ポイントは障害装置情報をコンソールＣＮＳに表示
するためのポイントである。障害表示部ＳＵＰを定期的
に講出し、システムの監視、制御を行うＭ−ＣＰＵの片
系が障害になると、さらに一方の正常系の障害により、
Ｍ−ＣＰＵのダウン、すなわち全システムのダウンとな
るので、これを防止するために、現在、両系とも正常な
他のＣＰＵ（Ｅ−ＣＰＵ）、例えば＃ＩＣＰＵにそのシ
ステム監視、制御機能を移譲する。
Ｍ−ＣＰＵは、他のＣＰＵにおける両系の正常性、およ
び０系、１系のいずれかが現在正常運転中であるかを、
常時監視している。すなわち、Ｍ一ＣＰＵはＥ−ＣＰＵ
と定期的に共通メモリＣＭを経由して通信しており、こ
の通信が一定時間以上途絶したことにより、該当Ｂ−Ｃ
ＰＵのダウンを検出する。また、Ｅ−ＣＰＵは、常時、
現在の正常系が０系か１系か、あるいは両系かを共通メ
モリＣＭに書込んでおく。Ｍ−ＣＰＵの片系が障害にな
ったとき、片系運転中のＭ−ＣＰＵは、共通メモリＣＭ
上の情報より、両系正常のＥ−ＣＰＵに対して共通メモ
リＣＭ経由でメイン（Ｍ）の権利を移譲する。
び０系、１系のいずれかが現在正常運転中であるかを、
常時監視している。すなわち、Ｍ一ＣＰＵはＥ−ＣＰＵ
と定期的に共通メモリＣＭを経由して通信しており、こ
の通信が一定時間以上途絶したことにより、該当Ｂ−Ｃ
ＰＵのダウンを検出する。また、Ｅ−ＣＰＵは、常時、
現在の正常系が０系か１系か、あるいは両系かを共通メ
モリＣＭに書込んでおく。Ｍ−ＣＰＵの片系が障害にな
ったとき、片系運転中のＭ−ＣＰＵは、共通メモリＣＭ
上の情報より、両系正常のＥ−ＣＰＵに対して共通メモ
リＣＭ経由でメイン（Ｍ）の権利を移譲する。
第３図は、共通メモリの具体例を示す記憶構成図である
。
。
＃的ＰＵがＭ‐ＣＰＵである場合、各Ｅ‐ＣＰＵはＥ一
ＣＰＵ書込エリア■に対して定期的に一定パターンを書
き込み、Ｍ−ＣＰＵは定期的にＥ−ＣＰＵ書込エリアの
内の一定パターンを議出し、同時にそのエリア凶をリセ
ツトする。
ＣＰＵ書込エリア■に対して定期的に一定パターンを書
き込み、Ｍ−ＣＰＵは定期的にＥ−ＣＰＵ書込エリアの
内の一定パターンを議出し、同時にそのエリア凶をリセ
ツトする。
Ｍ−ＣＰＵで、一定回数以上、Ｅ−ＣＰＵからの一定パ
ターンの書込みがない場合、該当Ｅ−ＣＰＵのダウンと
判断する。８−ＣＰＵは、両系あるいは少くとも０系、
１系のいずれか一方が正常な限りは、Ｅ−ＣＰＵ書込エ
リア■に対して一定パターンを書込み、また、正常系表
示エリア脚に対して、０孫正常の場合は該Ｅ−ＣＰＵの
０系対応ビットを、１系正常の場合は該Ｅ−ＣＰＵの１
系対応ビットを、両系正常の場合は両方のビットをそれ
ぞれ“１”に設定しておく。
ターンの書込みがない場合、該当Ｅ−ＣＰＵのダウンと
判断する。８−ＣＰＵは、両系あるいは少くとも０系、
１系のいずれか一方が正常な限りは、Ｅ−ＣＰＵ書込エ
リア■に対して一定パターンを書込み、また、正常系表
示エリア脚に対して、０孫正常の場合は該Ｅ−ＣＰＵの
０系対応ビットを、１系正常の場合は該Ｅ−ＣＰＵの１
系対応ビットを、両系正常の場合は両方のビットをそれ
ぞれ“１”に設定しておく。
Ｍ−ＣＰＵは、各Ｅ−ＣＰＵ対応の正常系表示エリア脚
により、各Ｅ−ＣＰＵの運転形態を把握することができ
る。Ｍ−ＣＰＵ表示エリア｛Ｃ｝と確認エリア■は、Ｍ
−ＣＰＵからＥ−ＣＰＵもこ対してメイン（Ｍ）の機能
を移譲する際に使用されるエリアである。
により、各Ｅ−ＣＰＵの運転形態を把握することができ
る。Ｍ−ＣＰＵ表示エリア｛Ｃ｝と確認エリア■は、Ｍ
−ＣＰＵからＥ−ＣＰＵもこ対してメイン（Ｍ）の機能
を移譲する際に使用されるエリアである。
第４図は、機能移譲動作のタイム・チャートである。第
３図および第４図を参照しながら、Ｍの機能移譲方法を
説明する。Ｍ−ＣＰＵの片系が障害になると、共通メモ
リＣＭ上の正常系表示エリア脚より両系正常のＥ−ＣＰ
Ｕを選択し、そのＥ−ＣＰＵ｝こＭとしての機能を譲与
すべく、Ｍ−ＣＰＵ表示エリア‘Ｃ｝の該当Ｅ−ＣＰＵ
対応ビットに“１”を設定する。
３図および第４図を参照しながら、Ｍの機能移譲方法を
説明する。Ｍ−ＣＰＵの片系が障害になると、共通メモ
リＣＭ上の正常系表示エリア脚より両系正常のＥ−ＣＰ
Ｕを選択し、そのＥ−ＣＰＵ｝こＭとしての機能を譲与
すべく、Ｍ−ＣＰＵ表示エリア‘Ｃ｝の該当Ｅ−ＣＰＵ
対応ビットに“１”を設定する。
Ｍ−ＣＰ山ま、その後該当Ｅ−ＣＰＵからの応答を待つ
べく、定期的に確認エリア■内の該当Ｅ−ＣＰＵ対応部
を譲出す。Ｅ一ＣＰＵは定期的にＭ−ＣＰＵ表示エリア
のを議出し、自ＣＰＵに対応するエリアに“１”が設定
されていることを検出すると、旨ＣＰＵ対応の確認エリ
ア帆に“１”を設定して応答する。
べく、定期的に確認エリア■内の該当Ｅ−ＣＰＵ対応部
を譲出す。Ｅ一ＣＰＵは定期的にＭ−ＣＰＵ表示エリア
のを議出し、自ＣＰＵに対応するエリアに“１”が設定
されていることを検出すると、旨ＣＰＵ対応の確認エリ
ア帆に“１”を設定して応答する。
Ｍ一ＣＰＵは、確認エリア肋の譲与したＣＰＵの対応エ
リアに“１”を検出すると、Ｍの機能を放棄してＥ一Ｃ
ＰＵになると同時に、Ｍ−ＣＰＵ表示エリア‘ＣＩの目
ＣＰＵ対応部をリセツトする。Ｍの権利を譲与された８
一ＣＰＵは、次にＭ−ＣＰＵ表示エリアに｝の以前のＭ
一ＣＰＵ対応部の上託りセットを検出すると、以後Ｍ−
ＣＰＵとして動作する。このようなシーケンスでＭの権
利移譲を行なう理由は、Ｍ‐ＣＰＵはどの時点において
も１台のみであることを保証するためである。
リアに“１”を検出すると、Ｍの機能を放棄してＥ一Ｃ
ＰＵになると同時に、Ｍ−ＣＰＵ表示エリア‘ＣＩの目
ＣＰＵ対応部をリセツトする。Ｍの権利を譲与された８
一ＣＰＵは、次にＭ−ＣＰＵ表示エリアに｝の以前のＭ
一ＣＰＵ対応部の上託りセットを検出すると、以後Ｍ−
ＣＰＵとして動作する。このようなシーケンスでＭの権
利移譲を行なう理由は、Ｍ‐ＣＰＵはどの時点において
も１台のみであることを保証するためである。
もし、複数台のＭ−ＣＰＵが存在するとシステム管理、
障害処理等にＭ−ＣＰＵ間で競合を起し、正しい処理が
実行できなくなるからである。Ｂ−ＣＰＵよりＭ−ＣＰ
Ｕに、またＭ一ＣＰＵよりＥ一ＣＰＵに移行する場合、
各ＣＰＵに接続されているドラム・メモリＤＲ中には、
Ｅ−ＣＰＵとＭ−ＣＰＵ両者のプログラムが格納されて
いるので、ドラム・メモリＤＲより各々の個別メモリＭ
Ｍ上に以後の処理に必要なＭまたはＥ用のプログラムを
ロードする。
障害処理等にＭ−ＣＰＵ間で競合を起し、正しい処理が
実行できなくなるからである。Ｂ−ＣＰＵよりＭ−ＣＰ
Ｕに、またＭ一ＣＰＵよりＥ一ＣＰＵに移行する場合、
各ＣＰＵに接続されているドラム・メモリＤＲ中には、
Ｅ−ＣＰＵとＭ−ＣＰＵ両者のプログラムが格納されて
いるので、ドラム・メモリＤＲより各々の個別メモリＭ
Ｍ上に以後の処理に必要なＭまたはＥ用のプログラムを
ロードする。
以上説明したように、本発明によれば、Ｍ−ＣＰＵの片
系が障害となった場合、さらに正常系に障害が発生して
全システム・ダウンとなることを防止するために、前も
って両系正常のＢ−ＣＰＵ‘こＭの機能を移譲するので
、特にＭ−ＣＰＵ自体の信頼度のみを向上させる必要が
なく、マルチ・プロセッサ構成のシステム信頼度の向上
を計ることができる。
系が障害となった場合、さらに正常系に障害が発生して
全システム・ダウンとなることを防止するために、前も
って両系正常のＢ−ＣＰＵ‘こＭの機能を移譲するので
、特にＭ−ＣＰＵ自体の信頼度のみを向上させる必要が
なく、マルチ・プロセッサ構成のシステム信頼度の向上
を計ることができる。
また、Ｍ−ＣＰＵとしての機能の移譲方法として、Ｍ−
ＣＰＵからＥ一ＣＰＵへの移行を確認後、Ｂ一ＣＰＵか
らＭ一ＣＰＵへの移行を行なうため、同時に２つのＭ−
ＣＰＵが発生し、システム制御の競合が発生するような
ことなく、Ｍ−ＣＰＵの移行を容易に実現できる。
ＣＰＵからＥ一ＣＰＵへの移行を確認後、Ｂ一ＣＰＵか
らＭ一ＣＰＵへの移行を行なうため、同時に２つのＭ−
ＣＰＵが発生し、システム制御の競合が発生するような
ことなく、Ｍ−ＣＰＵの移行を容易に実現できる。
第１図は本発明の一実施例を示すマルチ・プロセッサ方
式のデータ交換システムのブロック図、第２図ａ，ｂは
第１図の障害表示部と保守制御部の具体例を示す構成図
、第３図は第１図における共通メモリの具体例を示す記
憶構成図、第４図はＣＰＵ相互の機能移譲動作を示すタ
イム・チャートである。 Ｔ：端末装置、ＤＣ：集線、多重化装置、ＳＷ：時分割
スイッチ部、ＳＷＣ：スイッチ制御部、ＳＲ：信号送受
信部、ＤＣＣ：集線、多重化装置の制御部、ＳＲＤ：信
号受信分配部、ＳＵＰ：障害表示部、ＭＣＴ：保守制御
部、ＣＭ：共通メモリ、ＭＭ：個別メモリ、ＣＮＳ：コ
ンソール部、ＤＲ：ドラム・メモリ。 オー図 オ２図 オ３図 オ４図
式のデータ交換システムのブロック図、第２図ａ，ｂは
第１図の障害表示部と保守制御部の具体例を示す構成図
、第３図は第１図における共通メモリの具体例を示す記
憶構成図、第４図はＣＰＵ相互の機能移譲動作を示すタ
イム・チャートである。 Ｔ：端末装置、ＤＣ：集線、多重化装置、ＳＷ：時分割
スイッチ部、ＳＷＣ：スイッチ制御部、ＳＲ：信号送受
信部、ＤＣＣ：集線、多重化装置の制御部、ＳＲＤ：信
号受信分配部、ＳＵＰ：障害表示部、ＭＣＴ：保守制御
部、ＣＭ：共通メモリ、ＭＭ：個別メモリ、ＣＮＳ：コ
ンソール部、ＤＲ：ドラム・メモリ。 オー図 オ２図 オ３図 オ４図
Claims (1)
- １ 各々２重化構成の複数の中央制御装置を有する情報
処理システムにおいて、各２重化された中央制御装置か
ら読出し書込み可能な共通メモリを設け、該複数の２重
化された中央制御装置のうち１つの特定の２重化された
中央制御装置をして、該複数の中央制御装置に共通に使
用される共通装置の定常的監視、装置構成制御を行わし
め、前記特定の２重化された中央制御装置の片系が障害
状態になつた場合、前記特定の２重化された中央制御装
置は、他の任意の両系ともに正常な１つの２重化された
中央制御装置に前記共通メモリを経由して指令を送出し
、該他の２重化された中央制御装置をして以後の前記共
通装置の定常的監視、装置構成制御を行わしめることを
特徴とするシステム制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52021835A JPS6013215B2 (ja) | 1977-02-28 | 1977-02-28 | システム制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52021835A JPS6013215B2 (ja) | 1977-02-28 | 1977-02-28 | システム制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53106535A JPS53106535A (en) | 1978-09-16 |
| JPS6013215B2 true JPS6013215B2 (ja) | 1985-04-05 |
Family
ID=12066119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52021835A Expired JPS6013215B2 (ja) | 1977-02-28 | 1977-02-28 | システム制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6013215B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5962968A (ja) * | 1982-10-01 | 1984-04-10 | Hitachi Ltd | マルチ計算機システムにおけるコントロ−ルステ−シヨン構成制御方式 |
| JPS6468042A (en) * | 1987-09-09 | 1989-03-14 | Hitachi Ltd | Communication method |
-
1977
- 1977-02-28 JP JP52021835A patent/JPS6013215B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53106535A (en) | 1978-09-16 |
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