JPS60123939A - デ−タ処理装置における監視制御方式 - Google Patents
デ−タ処理装置における監視制御方式Info
- Publication number
- JPS60123939A JPS60123939A JP58231820A JP23182083A JPS60123939A JP S60123939 A JPS60123939 A JP S60123939A JP 58231820 A JP58231820 A JP 58231820A JP 23182083 A JP23182083 A JP 23182083A JP S60123939 A JPS60123939 A JP S60123939A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- time
- statement
- routine
- processor
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/3003—Monitoring arrangements specially adapted to the computing system or computing system component being monitored
- G06F11/3024—Monitoring arrangements specially adapted to the computing system or computing system component being monitored where the computing system component is a central processing unit [CPU]
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- Engineering & Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は、データ処理装置における処理の実行を監視す
るデータ処理装ｊ１における監視制御方式（ｂ） 従来
技術と問題点 データ処理装置（例えばマイクロプロセサ）におけるプ
ログラムの実行異常を監視する手段としては、マイクロ
プロセサの外部に設けた監視制御部の信号発生部から割
込信号を発生させ、マイクロプロセサに割込みをかける
。そして、この割込みの受付処理によりマイクロプロセ
サから送出される応答信号により、プログラムの実行の
正否を判別する方法がある。このように、割込信号の発
生手段と、判別手段とを有する監視制御部をマイクロプ
ロセサの外部に設けた監視システムにおいては、割込信
号を発する信号発生部に異常を生じた場合には、割込み
が不能となるので、監視機能も停止し、監視制御部の信
頼性が低下する欠点があった。
るデータ処理装ｊ１における監視制御方式（ｂ） 従来
技術と問題点 データ処理装置（例えばマイクロプロセサ）におけるプ
ログラムの実行異常を監視する手段としては、マイクロ
プロセサの外部に設けた監視制御部の信号発生部から割
込信号を発生させ、マイクロプロセサに割込みをかける
。そして、この割込みの受付処理によりマイクロプロセ
サから送出される応答信号により、プログラムの実行の
正否を判別する方法がある。このように、割込信号の発
生手段と、判別手段とを有する監視制御部をマイクロプ
ロセサの外部に設けた監視システムにおいては、割込信
号を発する信号発生部に異常を生じた場合には、割込み
が不能となるので、監視機能も停止し、監視制御部の信
頼性が低下する欠点があった。
（ｃ） 発明の目的
本発明は上記の欠点を解決するためになされたもので、
データ処理装置における処理実行の監視を容易とするデ
ータ処理装置における監視制御方式の提供を目的とする
。
データ処理装置における処理実行の監視を容易とするデ
ータ処理装置における監視制御方式の提供を目的とする
。
（ｄｌ 発明の構成
本発明は、割込処理を行うデータ処理装置に詔いて、前
記割込処理の実行中に第１の制御信号及び第２の制御信
号を発する手段と、前記第１の制御信号により起動され
且つ前記第２の制御信号によりリセットされる割込要求
信号発生手段と、前記第１の制御信号及び第２の制御信
号の出力を所定時間監視し警報を発する監視制御手段と
を設け、前記処理装置から出力される第１の制御信号及
び〜Ｉ２２の制御信号のうち、少くとも何れか一方の信
号の出力が所定時間監視えたとき、前記警報を出力せし
めることを特徴とするデータ処理装置における監視制御
方式である。
記割込処理の実行中に第１の制御信号及び第２の制御信
号を発する手段と、前記第１の制御信号により起動され
且つ前記第２の制御信号によりリセットされる割込要求
信号発生手段と、前記第１の制御信号及び第２の制御信
号の出力を所定時間監視し警報を発する監視制御手段と
を設け、前記処理装置から出力される第１の制御信号及
び〜Ｉ２２の制御信号のうち、少くとも何れか一方の信
号の出力が所定時間監視えたとき、前記警報を出力せし
めることを特徴とするデータ処理装置における監視制御
方式である。
以上のように本発明は、処理装置の実行を監視するシス
テムにおいて、割込処理により実行されるルーチン内に
前記第１及び第２の制御信号の出力を指示する命令を含
ませることにより処理装置の外部に設けられた監視制御
回路の信頼性の向上を図ったものである。
テムにおいて、割込処理により実行されるルーチン内に
前記第１及び第２の制御信号の出力を指示する命令を含
ませることにより処理装置の外部に設けられた監視制御
回路の信頼性の向上を図ったものである。
（ｅ）発明の実施例
以下、本発明を図面によって説明する。第１図は本発明
の一実施例を説明するブロック図、８ｇ２図は本発明の
一実施例を説明するタイムチャートである。第１図にお
ける監視部１は、処理部２のプロセサ３の実行を監視す
る制御部である。第１図において、時刻１．に電源ＰＯ
ＷのスイッチＳＷをＯＮとすると、パルス発生部４が起
動され、これにより発せられたストローブ信号ＳＴＢは
ラッチ回路５及び遅延回路６へ送られる。従ってラッチ
回路５の出力信号Ａは、第２図（ｆ）に示すようにレベ
ル「０」からレベル「１」へ変化する。また遅延回路（
単安定回路）６も時刻ｔ１に起動され、時間Ｔを経た時
刻ｔ、に、その出力信号りは、第２図（ｃ）に示すよう
に信号レベル「１」から「０」に復帰する。この出力信
号りの立上り変化により信号発生部７が起動され、これ
により割込要求信号ＩＲＱの信号レベルは、第２図（ｄ
）に示すように「０」から「１」へと変化する。この割
込要求信号ＩＲＱはプロセサ３へ送られ、これを受けた
制御部８は、現在実行中のプログラムＰの実行を停止し
、ルーチンＲを起動せしめる。ルーチンＲには、メモリ
９内に示すように、クリアパルスＣＬの発信を指令する
ステートメントＣとストローブ信号ＳＴＢの発信を指令
するステートメントＳとが組込まれている。従ってプロ
セサ３がルーチンＲを実行することにより、ステートメ
ントＣによりパルス発生部１０が起動され、クリア信号
ＣＬが時刻ｔ３に出力される。これによりラッチ回路５
の出力信号Ａの信号レベルは第２図（ｆ）に示すように
「１」から「０」に復帰する。またこのクリア信号ＣＬ
により、信号発生部７も時刻ｔ、にリセットされる。プ
ロセサ３がステートメントＳを実行することによりパル
ス発生部４が起動され、ストローブ信号ＳＴＢが時刻ｔ
４に出力される。
の一実施例を説明するブロック図、８ｇ２図は本発明の
一実施例を説明するタイムチャートである。第１図にお
ける監視部１は、処理部２のプロセサ３の実行を監視す
る制御部である。第１図において、時刻１．に電源ＰＯ
ＷのスイッチＳＷをＯＮとすると、パルス発生部４が起
動され、これにより発せられたストローブ信号ＳＴＢは
ラッチ回路５及び遅延回路６へ送られる。従ってラッチ
回路５の出力信号Ａは、第２図（ｆ）に示すようにレベ
ル「０」からレベル「１」へ変化する。また遅延回路（
単安定回路）６も時刻ｔ１に起動され、時間Ｔを経た時
刻ｔ、に、その出力信号りは、第２図（ｃ）に示すよう
に信号レベル「１」から「０」に復帰する。この出力信
号りの立上り変化により信号発生部７が起動され、これ
により割込要求信号ＩＲＱの信号レベルは、第２図（ｄ
）に示すように「０」から「１」へと変化する。この割
込要求信号ＩＲＱはプロセサ３へ送られ、これを受けた
制御部８は、現在実行中のプログラムＰの実行を停止し
、ルーチンＲを起動せしめる。ルーチンＲには、メモリ
９内に示すように、クリアパルスＣＬの発信を指令する
ステートメントＣとストローブ信号ＳＴＢの発信を指令
するステートメントＳとが組込まれている。従ってプロ
セサ３がルーチンＲを実行することにより、ステートメ
ントＣによりパルス発生部１０が起動され、クリア信号
ＣＬが時刻ｔ３に出力される。これによりラッチ回路５
の出力信号Ａの信号レベルは第２図（ｆ）に示すように
「１」から「０」に復帰する。またこのクリア信号ＣＬ
により、信号発生部７も時刻ｔ、にリセットされる。プ
ロセサ３がステートメントＳを実行することによりパル
ス発生部４が起動され、ストローブ信号ＳＴＢが時刻ｔ
４に出力される。
これによりパルス発生ｓ４が起動され、ストローブ信号
ＳＴＢを発生する。このストローブ信号ＳＴＢは、ラン
チ回路５及び遅延回路６へ送られる。従ってラッチ回路
５の出力信号Ａは第２図（ｆ）に示すようにレベル「０
」から「１」へ変化する。また遅延回路６も時刻ｔ４に
起動され、時間Ｔを経た時刻ｔ、にその出力信号りは第
２図（ｅ）に示すように信号レベル「１」から「０」に
復帰する０この出力信号りの立上り変化により信号発生
部７が起動され、これにより割込要求信号ＩＲＱの信号
レベルは第２図（ｄ）に示すように時刻ｔ、に「０」か
ら「１」へと変化する。この割込要求信号ＩＲＱはプロ
セサ３へ送られ、ルーチンＲが起動され上述同様にクリ
ア信号ＣＬとストローブ信号Ｓ’Ｌ”Ｂが発せられるる
で、ラッチ回路５の出力信号Ａの信号レベルは、第２図
（ｆ）に示す如く断続的に変化する。第１図における判
別部１１は、タイマ１２を用いて、この出力信号Ａを監
視し、その断続変化が所定時間以上連断えたとき、アラ
ーム信号ＡＬＭを出力する。
ＳＴＢを発生する。このストローブ信号ＳＴＢは、ラン
チ回路５及び遅延回路６へ送られる。従ってラッチ回路
５の出力信号Ａは第２図（ｆ）に示すようにレベル「０
」から「１」へ変化する。また遅延回路６も時刻ｔ４に
起動され、時間Ｔを経た時刻ｔ、にその出力信号りは第
２図（ｅ）に示すように信号レベル「１」から「０」に
復帰する０この出力信号りの立上り変化により信号発生
部７が起動され、これにより割込要求信号ＩＲＱの信号
レベルは第２図（ｄ）に示すように時刻ｔ、に「０」か
ら「１」へと変化する。この割込要求信号ＩＲＱはプロ
セサ３へ送られ、ルーチンＲが起動され上述同様にクリ
ア信号ＣＬとストローブ信号Ｓ’Ｌ”Ｂが発せられるる
で、ラッチ回路５の出力信号Ａの信号レベルは、第２図
（ｆ）に示す如く断続的に変化する。第１図における判
別部１１は、タイマ１２を用いて、この出力信号Ａを監
視し、その断続変化が所定時間以上連断えたとき、アラ
ーム信号ＡＬＭを出力する。
（ｆ） 発明の効果
以上のように本発明は、実行状態が監視されるプロセサ
の内部に、監視用の信号発生手段を有するので、より確
実な監視制御を容易とする利点を有する。
の内部に、監視用の信号発生手段を有するので、より確
実な監視制御を容易とする利点を有する。
第１図は本発明の一実施例を説明するブロック図、第２
図は本発明の一実施例を説明するタイムチャートであり
、図中に用いた符号は次の通りである。 １は監視部、２は処理部、３はグロセサ、４゜１０はパ
ルス発生部、５はラッチ回路、６は遅延回路、７は信号
発生部、８は制御部、９はメモ１ハ１１は判別部、１２
はタイマ、Ａ、 Ｄは出力信号。 ＡＬＭはアラーム信号、Ｃ，Ｓはステートメント。 ＣＬはクリア信号、ＩＲＱは割込要求信号、ｐｏｗは電
源、ＳＷはスイッチ、Ｔは時間＊ ｊｌｌ Ｆ＋ｔｓ＋
ｊ４＊ ｔｌ＋ ｔｏは時刻を示す。 第２ 図 、ａ）ＳＷ−シ一一一一一一一一一一 ；１
図は本発明の一実施例を説明するタイムチャートであり
、図中に用いた符号は次の通りである。 １は監視部、２は処理部、３はグロセサ、４゜１０はパ
ルス発生部、５はラッチ回路、６は遅延回路、７は信号
発生部、８は制御部、９はメモ１ハ１１は判別部、１２
はタイマ、Ａ、 Ｄは出力信号。 ＡＬＭはアラーム信号、Ｃ，Ｓはステートメント。 ＣＬはクリア信号、ＩＲＱは割込要求信号、ｐｏｗは電
源、ＳＷはスイッチ、Ｔは時間＊ ｊｌｌ Ｆ＋ｔｓ＋
ｊ４＊ ｔｌ＋ ｔｏは時刻を示す。 第２ 図 、ａ）ＳＷ−シ一一一一一一一一一一 ；１
Claims (1)
- 割込処理を行う処理装置を有するデータ処理装置におい
て、割込処理の実行中に第１の制御信号及び第２の制御
信号を発する手段と、前記第１の制御信号により起動さ
れ且つ前記第２の制御信号によりリセットされる割込要
求信号発生手段と、前記第１の制御信号及び第２の制御
信号の出力を所定時間監視し警報を発する監視制御手段
とを設け、第１のＲｔｌＪ御信号及び第２の制御信号の
うち、少くとも何れか一方の信号の出力が所定時間速断
えたとき、前記警報を出力せしめることを特徴とするデ
ータ処理装置における監視制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58231820A JPS60123939A (ja) | 1983-12-08 | 1983-12-08 | デ−タ処理装置における監視制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58231820A JPS60123939A (ja) | 1983-12-08 | 1983-12-08 | デ−タ処理装置における監視制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60123939A true JPS60123939A (ja) | 1985-07-02 |
Family
ID=16929526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58231820A Pending JPS60123939A (ja) | 1983-12-08 | 1983-12-08 | デ−タ処理装置における監視制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60123939A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6349855A (ja) * | 1986-08-18 | 1988-03-02 | Sansha Electric Mfg Co Ltd | Ｃｐｕの割込み周期異常検出装置 |
-
1983
- 1983-12-08 JP JP58231820A patent/JPS60123939A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6349855A (ja) * | 1986-08-18 | 1988-03-02 | Sansha Electric Mfg Co Ltd | Ｃｐｕの割込み周期異常検出装置 |
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