JPS60123939A - デ−タ処理装置における監視制御方式 - Google Patents

デ−タ処理装置における監視制御方式

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Publication number
JPS60123939A
JPS60123939A JP58231820A JP23182083A JPS60123939A JP S60123939 A JPS60123939 A JP S60123939A JP 58231820 A JP58231820 A JP 58231820A JP 23182083 A JP23182083 A JP 23182083A JP S60123939 A JPS60123939 A JP S60123939A
Authority
JP
Japan
Prior art keywords
signal
time
statement
routine
processor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58231820A
Other languages
English (en)
Inventor
Hidetoshi Amari
甘利 英敏
Kiyohiro Yamazaki
山崎 清博
Kazuhisa Yoshimura
和久 吉村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP58231820A priority Critical patent/JPS60123939A/ja
Publication of JPS60123939A publication Critical patent/JPS60123939A/ja
Pending legal-status Critical Current

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Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/30Monitoring
    • G06F11/3003Monitoring arrangements specially adapted to the computing system or computing system component being monitored
    • G06F11/3024Monitoring arrangements specially adapted to the computing system or computing system component being monitored where the computing system component is a central processing unit [CPU]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Quality & Reliability (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Debugging And Monitoring (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (a) 発明の技術分野 本発明は、データ処理装置における処理の実行を監視す
るデータ処理装j1における監視制御方式(b) 従来
技術と問題点 データ処理装置(例えばマイクロプロセサ)におけるプ
ログラムの実行異常を監視する手段としては、マイクロ
プロセサの外部に設けた監視制御部の信号発生部から割
込信号を発生させ、マイクロプロセサに割込みをかける
。そして、この割込みの受付処理によりマイクロプロセ
サから送出される応答信号により、プログラムの実行の
正否を判別する方法がある。このように、割込信号の発
生手段と、判別手段とを有する監視制御部をマイクロプ
ロセサの外部に設けた監視システムにおいては、割込信
号を発する信号発生部に異常を生じた場合には、割込み
が不能となるので、監視機能も停止し、監視制御部の信
頼性が低下する欠点があった。
(c) 発明の目的 本発明は上記の欠点を解決するためになされたもので、
データ処理装置における処理実行の監視を容易とするデ
ータ処理装置における監視制御方式の提供を目的とする
(dl 発明の構成 本発明は、割込処理を行うデータ処理装置に詔いて、前
記割込処理の実行中に第1の制御信号及び第2の制御信
号を発する手段と、前記第1の制御信号により起動され
且つ前記第2の制御信号によりリセットされる割込要求
信号発生手段と、前記第1の制御信号及び第2の制御信
号の出力を所定時間監視し警報を発する監視制御手段と
を設け、前記処理装置から出力される第1の制御信号及
び〜I22の制御信号のうち、少くとも何れか一方の信
号の出力が所定時間監視えたとき、前記警報を出力せし
めることを特徴とするデータ処理装置における監視制御
方式である。
以上のように本発明は、処理装置の実行を監視するシス
テムにおいて、割込処理により実行されるルーチン内に
前記第1及び第2の制御信号の出力を指示する命令を含
ませることにより処理装置の外部に設けられた監視制御
回路の信頼性の向上を図ったものである。
(e)発明の実施例 以下、本発明を図面によって説明する。第1図は本発明
の一実施例を説明するブロック図、8g2図は本発明の
一実施例を説明するタイムチャートである。第1図にお
ける監視部1は、処理部2のプロセサ3の実行を監視す
る制御部である。第1図において、時刻1.に電源PO
WのスイッチSWをONとすると、パルス発生部4が起
動され、これにより発せられたストローブ信号STBは
ラッチ回路5及び遅延回路6へ送られる。従ってラッチ
回路5の出力信号Aは、第2図(f)に示すようにレベ
ル「0」からレベル「1」へ変化する。また遅延回路(
単安定回路)6も時刻t1に起動され、時間Tを経た時
刻t、に、その出力信号りは、第2図(c)に示すよう
に信号レベル「1」から「0」に復帰する。この出力信
号りの立上り変化により信号発生部7が起動され、これ
により割込要求信号IRQの信号レベルは、第2図(d
)に示すように「0」から「1」へと変化する。この割
込要求信号IRQはプロセサ3へ送られ、これを受けた
制御部8は、現在実行中のプログラムPの実行を停止し
、ルーチンRを起動せしめる。ルーチンRには、メモリ
9内に示すように、クリアパルスCLの発信を指令する
ステートメントCとストローブ信号STBの発信を指令
するステートメントSとが組込まれている。従ってプロ
セサ3がルーチンRを実行することにより、ステートメ
ントCによりパルス発生部10が起動され、クリア信号
CLが時刻t3に出力される。これによりラッチ回路5
の出力信号Aの信号レベルは第2図(f)に示すように
「1」から「0」に復帰する。またこのクリア信号CL
により、信号発生部7も時刻t、にリセットされる。プ
ロセサ3がステートメントSを実行することによりパル
ス発生部4が起動され、ストローブ信号STBが時刻t
4に出力される。
これによりパルス発生s4が起動され、ストローブ信号
STBを発生する。このストローブ信号STBは、ラン
チ回路5及び遅延回路6へ送られる。従ってラッチ回路
5の出力信号Aは第2図(f)に示すようにレベル「0
」から「1」へ変化する。また遅延回路6も時刻t4に
起動され、時間Tを経た時刻t、にその出力信号りは第
2図(e)に示すように信号レベル「1」から「0」に
復帰する0この出力信号りの立上り変化により信号発生
部7が起動され、これにより割込要求信号IRQの信号
レベルは第2図(d)に示すように時刻t、に「0」か
ら「1」へと変化する。この割込要求信号IRQはプロ
セサ3へ送られ、ルーチンRが起動され上述同様にクリ
ア信号CLとストローブ信号S’L”Bが発せられるる
で、ラッチ回路5の出力信号Aの信号レベルは、第2図
(f)に示す如く断続的に変化する。第1図における判
別部11は、タイマ12を用いて、この出力信号Aを監
視し、その断続変化が所定時間以上連断えたとき、アラ
ーム信号ALMを出力する。
(f) 発明の効果 以上のように本発明は、実行状態が監視されるプロセサ
の内部に、監視用の信号発生手段を有するので、より確
実な監視制御を容易とする利点を有する。
【図面の簡単な説明】
第1図は本発明の一実施例を説明するブロック図、第2
図は本発明の一実施例を説明するタイムチャートであり
、図中に用いた符号は次の通りである。 1は監視部、2は処理部、3はグロセサ、4゜10はパ
ルス発生部、5はラッチ回路、6は遅延回路、7は信号
発生部、8は制御部、9はメモ1ハ11は判別部、12
はタイマ、A、 Dは出力信号。 ALMはアラーム信号、C,Sはステートメント。 CLはクリア信号、IRQは割込要求信号、powは電
源、SWはスイッチ、Tは時間* jll F+ts+
 j4* tl+ toは時刻を示す。 第2 図 、a)SW−シ一一一一一一一一一一 ;1

Claims (1)

    【特許請求の範囲】
  1. 割込処理を行う処理装置を有するデータ処理装置におい
    て、割込処理の実行中に第1の制御信号及び第2の制御
    信号を発する手段と、前記第1の制御信号により起動さ
    れ且つ前記第2の制御信号によりリセットされる割込要
    求信号発生手段と、前記第1の制御信号及び第2の制御
    信号の出力を所定時間監視し警報を発する監視制御手段
    とを設け、第1のRtlJ御信号及び第2の制御信号の
    うち、少くとも何れか一方の信号の出力が所定時間速断
    えたとき、前記警報を出力せしめることを特徴とするデ
    ータ処理装置における監視制御方式。
JP58231820A 1983-12-08 1983-12-08 デ−タ処理装置における監視制御方式 Pending JPS60123939A (ja)

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JP58231820A JPS60123939A (ja) 1983-12-08 1983-12-08 デ−タ処理装置における監視制御方式

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JP58231820A JPS60123939A (ja) 1983-12-08 1983-12-08 デ−タ処理装置における監視制御方式

Publications (1)

Publication Number Publication Date
JPS60123939A true JPS60123939A (ja) 1985-07-02

Family

ID=16929526

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58231820A Pending JPS60123939A (ja) 1983-12-08 1983-12-08 デ−タ処理装置における監視制御方式

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JP (1) JPS60123939A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6349855A (ja) * 1986-08-18 1988-03-02 Sansha Electric Mfg Co Ltd Cpuの割込み周期異常検出装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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