JPS60120566A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS60120566A JPS60120566A JP22841683A JP22841683A JPS60120566A JP S60120566 A JPS60120566 A JP S60120566A JP 22841683 A JP22841683 A JP 22841683A JP 22841683 A JP22841683 A JP 22841683A JP S60120566 A JPS60120566 A JP S60120566A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- semiconductor region
- region
- electrically connected
- conductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 85
- 239000004020 conductor Substances 0.000 claims abstract description 17
- 239000012535 impurity Substances 0.000 claims description 3
- 239000000758 substrate Substances 0.000 abstract description 26
- 230000006866 deterioration Effects 0.000 abstract description 11
- 230000002093 peripheral effect Effects 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
- H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
- H01L29/76825—Structures for regeneration, refreshing, leakage compensation or the like
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、半導体集積回路装置に適用して有効な技術に
関するものであり、特に、電荷結合素子を備えた半導体
集積回路装置に適用して有効な技術に関するものである
。
関するものであり、特に、電荷結合素子を備えた半導体
集積回路装置に適用して有効な技術に関するものである
。
電荷結合素子（以下、ＣＣＤという）を備えた半導体集
積回路装置は、それを構成する周辺回路の駆動により、
その転送効率が劣化するという事実が、本発明者によっ
て発見された。
積回路装置は、それを構成する周辺回路の駆動により、
その転送効率が劣化するという事実が、本発明者によっ
て発見された。
すなわち、前記周辺回路は、通常、低消費電力。
動作時間の高速化等の目的で、相補型の絶縁ゲート型電
界効果トランジスタ（以下、（ＩＩＩｓという）によっ
てその構成をしている。このために、ＣＭＩＳＯ貫通電
流が大きい場合に、ＩＣチップ上の電源電圧を各素子に
印加するための配線に電圧変動を生じ、該電源用配線に
接続された半導体基板にも電圧変動を生じる。この半導
体基板の電圧変動によって、ＣＯＤのポテンシャルの井
戸の深さが変動する。しかも、半導体基板は低い不純物
濃度を有しその抵抗値が大きいために、ＣＯＤのポテン
シャルの井戸の深さが部分的に異なる現象を生じ、前記
した転送効率の劣化を誘発する。
界効果トランジスタ（以下、（ＩＩＩｓという）によっ
てその構成をしている。このために、ＣＭＩＳＯ貫通電
流が大きい場合に、ＩＣチップ上の電源電圧を各素子に
印加するための配線に電圧変動を生じ、該電源用配線に
接続された半導体基板にも電圧変動を生じる。この半導
体基板の電圧変動によって、ＣＯＤのポテンシャルの井
戸の深さが変動する。しかも、半導体基板は低い不純物
濃度を有しその抵抗値が大きいために、ＣＯＤのポテン
シャルの井戸の深さが部分的に異なる現象を生じ、前記
した転送効率の劣化を誘発する。
本発明の目的は、ＣＣＤを備えた半導体集積回路装置に
おいて、前記ＣＣＤの転送効率の劣化を抑制する技術を
提供することにある。
おいて、前記ＣＣＤの転送効率の劣化を抑制する技術を
提供することにある。
本発明の他の目的は、ＣＣＤｔ−備えた半導体集積回路
装置において、その信頼性を向上することが可能な技術
を提供することにある。
装置において、その信頼性を向上することが可能な技術
を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面によって明らかにされるで
あろう。
明細書の記述および添付図面によって明らかにされるで
あろう。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、Ｃ０Ｄｆ！：備えた半導体集積回路装置にお
いて、ＣＯＤの配置された周辺部分の半導体基板と電気
的に接続して導体層を設け、該導体層を半導体基板に電
気的に接続される電源ラインに電気的に接続することに
よって、少なくともＣＣＤ周辺部分の半導体基板の電圧
変動を均一化し、ＣＣＤのポテンシャルの井戸の深さを
均一化することができるという作用で、その転送効率の
劣化を抑制することにある。
いて、ＣＯＤの配置された周辺部分の半導体基板と電気
的に接続して導体層を設け、該導体層を半導体基板に電
気的に接続される電源ラインに電気的に接続することに
よって、少なくともＣＣＤ周辺部分の半導体基板の電圧
変動を均一化し、ＣＣＤのポテンシャルの井戸の深さを
均一化することができるという作用で、その転送効率の
劣化を抑制することにある。
以下、本発明の構成について、実施例とともに説明する
。
。
本実施例は、遅延線として利用するＣＣＤを備えた半導
体集積回路装置を用い、その説明をする。
体集積回路装置を用い、その説明をする。
第１図は、本発明の一実施例の概要を説明するためのＣ
ＣＤ′Ｉｉ−備えた半導体集積回路装置の製部平面図、
第２図は、第１図の■−■切断線における断面図、第３
図は、第１図の■−■切断線における断面図である。第
１図は、その図面を見易くするために、各導ｔ１間に設
けられるべき絶縁膜は図示しない。
ＣＤ′Ｉｉ−備えた半導体集積回路装置の製部平面図、
第２図は、第１図の■−■切断線における断面図、第３
図は、第１図の■−■切断線における断面図である。第
１図は、その図面を見易くするために、各導ｔ１間に設
けられるべき絶縁膜は図示しない。
なお、全図において、同一機能を有するものは同一符号
を付け、そのくり返しの説明は省略する。
を付け、そのくり返しの説明は省略する。
第１図乃至第３図において、ｌはシリコン単結晶からな
るｐ型の半導体基板であり、半導体集積回路装置を構成
するためのものである。２は半導体素子間の半導体基板
１生（２）部に設けられたフィールド絶縁膜であり、そ
れらを電気的に分離するためのものである。これは、半
導体基板ｌの選択的な熱酸化技術によって形成ずればよ
い。３はＣＣ１）が形成されるべき領域の半導体基板１
主面部に延在して設けられたｎ型の半導体領域であり、
ポテンシャルの井戸が形成され、信号の転送部として使
用されるもので、ＣＯＤを構成するためのものである。
るｐ型の半導体基板であり、半導体集積回路装置を構成
するためのものである。２は半導体素子間の半導体基板
１生（２）部に設けられたフィールド絶縁膜であり、そ
れらを電気的に分離するためのものである。これは、半
導体基板ｌの選択的な熱酸化技術によって形成ずればよ
い。３はＣＣ１）が形成されるべき領域の半導体基板１
主面部に延在して設けられたｎ型の半導体領域であり、
ポテンシャルの井戸が形成され、信号の転送部として使
用されるもので、ＣＯＤを構成するためのものである。
この半導体領域３、すなわち、信号の転送部は、一方向
への不要な面積増加を防止するために、折シ曲げ構造に
よって構成されている。
への不要な面積増加を防止するために、折シ曲げ構造に
よって構成されている。
３Ａは後述する第２ゲート電極下部の半導体領域３主面
部に設けられたｎ−型の半導体領域であシ、後述する第
１ゲー）！極によって形成されるポテンシャルの井戸の
深さよりもその深さを浅くし、転送部における信号の逆
流防止をするためのものである。３Ｂ、３ＣはＣＣＤが
形成されるべき領域に半導体領域３の端部とそれぞれ電
気的に接続され半導体基板１主面部に設けられたｎ 型
の半導体領域であり、３ＢはＣＣＤの入力部、すなわち
、転送部の入力段を構成し、３ＣはＣＣＤの出力部、す
なわち、転送部の出力段を構成するためのものである。
部に設けられたｎ−型の半導体領域であシ、後述する第
１ゲー）！極によって形成されるポテンシャルの井戸の
深さよりもその深さを浅くし、転送部における信号の逆
流防止をするためのものである。３Ｂ、３ＣはＣＣＤが
形成されるべき領域に半導体領域３の端部とそれぞれ電
気的に接続され半導体基板１主面部に設けられたｎ 型
の半導体領域であり、３ＢはＣＣＤの入力部、すなわち
、転送部の入力段を構成し、３ＣはＣＣＤの出力部、す
なわち、転送部の出力段を構成するためのものである。
４は半導体素子が形成さハるべき領域の半導体基板１主
面部、半導体領域３主面部等に設けられた絶縁膜であり
、主としてＭＩＳＦＥＴのゲート絶縁膜を構成するため
のものである。
面部、半導体領域３主面部等に設けられた絶縁膜であり
、主としてＭＩＳＦＥＴのゲート絶縁膜を構成するため
のものである。
５は絶縁膜４を介して半導体領域３上部に所定のピッチ
で複数配置されて設けられた第１ゲート電極であり、Ｃ
ＯＤを構成するためのものである。
で複数配置されて設けられた第１ゲート電極であり、Ｃ
ＯＤを構成するためのものである。
この第１ゲートを極５は、製造プロセスにおけるＷｊ１
層目の導１層、例えば多結晶シリコンによって形成され
、そわぞれの一端部において一体化され、クシ形状をな
している。図示されていないが、第１ゲート電極５は、
例えばアルミニウム配線を介してそれに電圧を印加する
制御回路に接続さねている。６は第１ゲート電極５を覆
うように設けられた絶縁膜であり、後述する第２ゲート
電極との電気的な分離をするためのものである。７は絶
縁膜４を介して半導体領域３上部の第１ゲート電極５間
部に設けられた第２ゲート電極であり、ＣＣＤｆｒ−構
成するためのものである。この第２ゲート電極７は、製
造プロセスにおける第２層目の導電層、例えば多結晶シ
リコンによって形成され、それぞれの一端部において一
体化され、クシ形状をなしている。図示されていないが
、第２ゲート電極７は、例えばアルミニウム配線を介し
て、それに電圧を印加する制御回路に接続されている。
層目の導１層、例えば多結晶シリコンによって形成され
、そわぞれの一端部において一体化され、クシ形状をな
している。図示されていないが、第１ゲート電極５は、
例えばアルミニウム配線を介してそれに電圧を印加する
制御回路に接続さねている。６は第１ゲート電極５を覆
うように設けられた絶縁膜であり、後述する第２ゲート
電極との電気的な分離をするためのものである。７は絶
縁膜４を介して半導体領域３上部の第１ゲート電極５間
部に設けられた第２ゲート電極であり、ＣＣＤｆｒ−構
成するためのものである。この第２ゲート電極７は、製
造プロセスにおける第２層目の導電層、例えば多結晶シ
リコンによって形成され、それぞれの一端部において一
体化され、クシ形状をなしている。図示されていないが
、第２ゲート電極７は、例えばアルミニウム配線を介し
て、それに電圧を印加する制御回路に接続されている。
ＣＣＤは、主として、転送部となる半導体領域３゜絶縁
膜４．第１ゲート電極５．第２ゲート電極７およびその
入出力部となる半導体領域３Ｂ、３Ｃとによって構成さ
れる。８は転送部となる半導体領域３を折り曲げ構造と
したときに住じるその間部、換言すれば、半導体領域３
の側部に延在するように半導体基板１主面部に設けられ
たｐ 型の半導体領域であり、ＣＣＤの転送効率の劣化
を抑制するだめのものである。この半導体領域８は、周
辺回路を構成するＣＭＩＳのＰチャンネル絶縁ゲート型
電界効果トランジスタのソース領域およびドレイン領域
を形成する工程と同一製造工程で形成すれば、製造プロ
セスの増加をすることなく形成することができる。９は
ＣＯＤ等の半導体素子を覆うように設けられた絶縁膜で
あり、半導体素子とその上部に形成される導体層とｔｉ
ｌ！気的に分離するためのものである。この絶縁膜９は
、例えばグラス７０−を施すことができるフォスフオシ
リケードガラス膜を用いればよい。１０はＣＣＤの入出
力部となる半導体領域３Ｂ、３Ｃ上部の絶縁膜４，９を
選択的に除去して設けらハた接続孔、１１は半導体領域
８上部の絶縁膜４，９を選択的に除去し２て設けられた
接続孔である。１２はその一端部が接続孔１０を介して
半導体領域３Ｂと電気的に接続さね、その他端部が所定
回路の出力段に電気的に接続されて絶縁膜９上部に設け
られた導体層である。１３はその一端部が接続孔１０を
介して半導体領域３Ｃと電気的に接続され、その他端部
が所定回路の入力段に電気的に接続されて絶縁膜９上部
に設けられた導体層である。１４はその一端部が接続孔
１１を介して半導体領域８と電気的に接続され、その他
端部が所定の電源ライン例えば接地電位に接続されて絶
縁膜９上部に延在して設けられた導体層であり、ＣＣＤ
の転層効率の劣化を抑制するためのものである。これら
の導体層１２，１３．１４は、製造プロセスにおける第
３層目の導電層、例えば低抵抗値のアルミニウムによっ
て形成すればよい。また、前記導電層１４は所定の電源
ライン例えば接地を位に接続したが、ｎ型の半導体基板
を用いる場合またはｎ型のウェル領域を用いる場合は、
ＶＳ８Ｓ２Ｏ電源ラインに接続すればよい。
膜４．第１ゲート電極５．第２ゲート電極７およびその
入出力部となる半導体領域３Ｂ、３Ｃとによって構成さ
れる。８は転送部となる半導体領域３を折り曲げ構造と
したときに住じるその間部、換言すれば、半導体領域３
の側部に延在するように半導体基板１主面部に設けられ
たｐ 型の半導体領域であり、ＣＣＤの転送効率の劣化
を抑制するだめのものである。この半導体領域８は、周
辺回路を構成するＣＭＩＳのＰチャンネル絶縁ゲート型
電界効果トランジスタのソース領域およびドレイン領域
を形成する工程と同一製造工程で形成すれば、製造プロ
セスの増加をすることなく形成することができる。９は
ＣＯＤ等の半導体素子を覆うように設けられた絶縁膜で
あり、半導体素子とその上部に形成される導体層とｔｉ
ｌ！気的に分離するためのものである。この絶縁膜９は
、例えばグラス７０−を施すことができるフォスフオシ
リケードガラス膜を用いればよい。１０はＣＣＤの入出
力部となる半導体領域３Ｂ、３Ｃ上部の絶縁膜４，９を
選択的に除去して設けらハた接続孔、１１は半導体領域
８上部の絶縁膜４，９を選択的に除去し２て設けられた
接続孔である。１２はその一端部が接続孔１０を介して
半導体領域３Ｂと電気的に接続さね、その他端部が所定
回路の出力段に電気的に接続されて絶縁膜９上部に設け
られた導体層である。１３はその一端部が接続孔１０を
介して半導体領域３Ｃと電気的に接続され、その他端部
が所定回路の入力段に電気的に接続されて絶縁膜９上部
に設けられた導体層である。１４はその一端部が接続孔
１１を介して半導体領域８と電気的に接続され、その他
端部が所定の電源ライン例えば接地電位に接続されて絶
縁膜９上部に延在して設けられた導体層であり、ＣＣＤ
の転層効率の劣化を抑制するためのものである。これら
の導体層１２，１３．１４は、製造プロセスにおける第
３層目の導電層、例えば低抵抗値のアルミニウムによっ
て形成すればよい。また、前記導電層１４は所定の電源
ライン例えば接地を位に接続したが、ｎ型の半導体基板
を用いる場合またはｎ型のウェル領域を用いる場合は、
ＶＳ８Ｓ２Ｏ電源ラインに接続すればよい。
本実施例によれば、ＣＯＤの周辺部の半導体基板１と半
導体基板１に接続する電源ラインとを比較的低抵抗値を
有する導体層で電気的に接続することにより、周辺回路
の駆動によって生じる前記電源ラインの電圧変動が、Ｃ
ＣＤ周辺部分の半導体基板に即座に均一化された電圧変
動として伝達されるので、ＣＯＤのポテンシャルの井戸
の深さが均一化され、ＣＯＤの転送効率の劣化を抑制す
ることができる。
導体基板１に接続する電源ラインとを比較的低抵抗値を
有する導体層で電気的に接続することにより、周辺回路
の駆動によって生じる前記電源ラインの電圧変動が、Ｃ
ＣＤ周辺部分の半導体基板に即座に均一化された電圧変
動として伝達されるので、ＣＯＤのポテンシャルの井戸
の深さが均一化され、ＣＯＤの転送効率の劣化を抑制す
ることができる。
ＣＣＤを備えた半導体集積回路装置において、以下に述
べるような効果を得ることができる。
べるような効果を得ることができる。
（１）ＣＣＤの周辺部の半導体基板と半導体基板に接続
する電源ラインとを比較的低抵抗値を有する導体層で電
気的に接続することにより、周辺回路の駆動によって生
じる前記電源ラインの電圧変動が、ＣＣＤ周辺部分の半
導体基板に即座に均一化された電圧変動として伝達され
るという作用で、ＣＣＤのポテンシャルの井戸の深さが
均一化され、ＣＯＤの転送効率の劣化を抑制することが
できる。
する電源ラインとを比較的低抵抗値を有する導体層で電
気的に接続することにより、周辺回路の駆動によって生
じる前記電源ラインの電圧変動が、ＣＣＤ周辺部分の半
導体基板に即座に均一化された電圧変動として伝達され
るという作用で、ＣＣＤのポテンシャルの井戸の深さが
均一化され、ＣＯＤの転送効率の劣化を抑制することが
できる。
（２） （１）により、ＣＯＤの転送効率の劣化を抑制
することができるという作用で、ＣＣＤ ｔｃ （ａえ
た半導体集積回路装置の信頼性を向上することが可能に
なる。
することができるという作用で、ＣＣＤ ｔｃ （ａえ
た半導体集積回路装置の信頼性を向上することが可能に
なる。
（３）ＣＣＤの転送効率の劣化を抑制するために設ける
半導体基板と同一導電型でそれよりも高い不純物濃度を
有する半導体領域と、該半導体領域と電気的に接続され
る導体層とが、通常の製造プロセスで製造工程を増加さ
せることなく形成できるという作用で、ＣＣＤを備えた
半導体集積回路装置の信頼性を容易に向上することが可
能になる。
半導体基板と同一導電型でそれよりも高い不純物濃度を
有する半導体領域と、該半導体領域と電気的に接続され
る導体層とが、通常の製造プロセスで製造工程を増加さ
せることなく形成できるという作用で、ＣＣＤを備えた
半導体集積回路装置の信頼性を容易に向上することが可
能になる。
以上、本発明者によってなされた発明を前記実施例にも
とづき具体的に説明したが、本発明は前記実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て、穆々変更可能なことは勿論である。例えば、前記実
施例は、折り曲げ構造を採用したＣＣＤについて説明し
たが、それに限定されるものではない。また、前記実施
例は、遅延線として利用するＣＯＤを備えた半導体集積
回路装置について説明したが、メモリ、イメージセンサ
として利用するものでもよい。
とづき具体的に説明したが、本発明は前記実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て、穆々変更可能なことは勿論である。例えば、前記実
施例は、折り曲げ構造を採用したＣＣＤについて説明し
たが、それに限定されるものではない。また、前記実施
例は、遅延線として利用するＣＯＤを備えた半導体集積
回路装置について説明したが、メモリ、イメージセンサ
として利用するものでもよい。
第１図は、本発明の一実施例の概要を説明するためのＣ
ＣＤを備えた半導体集積回路装置の費部平面図、 第２図は、第１図の■−■切断線における断面図、 第３図は、第１図の■−■切断線における断面図である
。 図中、１・・・半導体基板、２・・・フィールド絶縁膜
、３．３Ａ、３Ｂ、３Ｃ−・・半導体領域（ｎ型）、４
゜６．９・・・絶縁膜、５・・・第１ゲート電極、７・
・・第２ゲート電極、８・・・半導体領域（ｐ型） 、
１０．１１・・・接続孔、１２．１３．１４・・・導体
層である。 第 １ 図 第 ２ 図 第 ３ 図
ＣＤを備えた半導体集積回路装置の費部平面図、 第２図は、第１図の■−■切断線における断面図、 第３図は、第１図の■−■切断線における断面図である
。 図中、１・・・半導体基板、２・・・フィールド絶縁膜
、３．３Ａ、３Ｂ、３Ｃ−・・半導体領域（ｎ型）、４
゜６．９・・・絶縁膜、５・・・第１ゲート電極、７・
・・第２ゲート電極、８・・・半導体領域（ｐ型） 、
１０．１１・・・接続孔、１２．１３．１４・・・導体
層である。 第 １ 図 第 ２ 図 第 ３ 図
Claims (1)
- 【特許請求の範囲】 １、他の領域と電気的に分離されて設けられた第１導電
歴の第１半導体領域に、ポテンシャルの井戸が形成され
るべき領域として前記第１半導体領域主面部に延在して
設けられた第２導電型の第２半導体領域と、該第２半専
体領域主面上部に絶縁膜を介し、所定ピッチで複数配置
して設けられたゲー）！極とによって構成される電荷接
合素子を具備し、前記第２半導体領域側部の第１半導体
領域主面部に第１半導体領域よりも高い不純物濃度を有
して設けられた第１導電型の第３半導体領域と、該第３
半導体領域と電気的に接続されて設けられた導体層とを
具備してなることを特徴とする半導体集積回路装置。 ２、前記電荷結合素子を構成する第２半導体領域は、折
り曲げ構造によって構成されてなることを特徴とする特
許請求の範囲第１項記載の半導体集積回路装置。 ３、前記導体層は、第１半導体領域と同等の電圧が印加
されることを特徴とする特許請求の範囲第１項記載の半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22841683A JPS60120566A (ja) | 1983-12-05 | 1983-12-05 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22841683A JPS60120566A (ja) | 1983-12-05 | 1983-12-05 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60120566A true JPS60120566A (ja) | 1985-06-28 |
Family
ID=16876130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22841683A Pending JPS60120566A (ja) | 1983-12-05 | 1983-12-05 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60120566A (ja) |
-
1983
- 1983-12-05 JP JP22841683A patent/JPS60120566A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4670768A (en) | Complementary MOS integrated circuits having vertical channel FETs | |
| US5598029A (en) | Power supply wiring for semiconductor device | |
| JPH0714009B2 (ja) | Ｍｏｓ型半導体記憶回路装置 | |
| JP2001358335A (ja) | 半導体装置 | |
| KR100449874B1 (ko) | 반도체집적회로장치 | |
| JPH10107280A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPS60120566A (ja) | 半導体集積回路装置 | |
| JPH0442830B2 (ja) | ||
| JPH0666412B2 (ja) | 積層型半導体集積回路 | |
| JPS6129148B2 (ja) | ||
| JP3060649B2 (ja) | 半導体装置及びその駆動方法 | |
| JP2920061B2 (ja) | 高負荷駆動ドライバ用半導体集積装置及び高負荷駆動ドライバ装置 | |
| JP3128338B2 (ja) | 電荷転送素子 | |
| TW518697B (en) | Production-method of field-effect-transistors in integrated semiconductor-circuits and an integrated semiconductor-circuit produced with such a field-effect-transistor | |
| JPS5943828B2 (ja) | Ｍｏｓ形集積回路の製造方法 | |
| JP3060235B2 (ja) | Ｃｍｏｓ集積回路 | |
| JPS592363A (ja) | 相補型絶縁ゲート電界効果型装置 | |
| JPH0576770B2 (ja) | ||
| JPS60224264A (ja) | 半導体集積回路装置 | |
| JPH03270268A (ja) | 半導体集積回路装置 | |
| JPH10135355A (ja) | 半導体記憶装置及びその製造方法 | |
| JPH03234064A (ja) | Ｍｏｓ型電界効果トランジスタ | |
| JPH041509B2 (ja) | ||
| JPH1140678A (ja) | 半導体集積回路装置及びその製造方法 | |
| JP2002083871A (ja) | 半導体装置およびその設計方法と製造方法 |