JPS60119747A - 半導体ウェハ− - Google Patents

半導体ウェハ−

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Publication number
JPS60119747A
JPS60119747A JP22716483A JP22716483A JPS60119747A JP S60119747 A JPS60119747 A JP S60119747A JP 22716483 A JP22716483 A JP 22716483A JP 22716483 A JP22716483 A JP 22716483A JP S60119747 A JPS60119747 A JP S60119747A
Authority
JP
Japan
Prior art keywords
semiconductor
semiconductor devices
logic
devices
defective
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP22716483A
Other languages
English (en)
Inventor
Michio Honma
本間 三智夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
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Publication of JPS60119747A publication Critical patent/JPS60119747A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203Particular design considerations for integrated circuits
    • H01L27/0207Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique

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  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、半導体ウェハーに関し、特に半導体ウェハー
上の半導体装置の機能を確認する為の半導体装置の組合
せに関する。
従来、半導体装置の機能を半導体ウェハー上で、検査装
置ケ用いて機能確認する方法が広く用いられている。−
力積々の論理機能バター7のうち一つ?cJんで、その
論理機能バター7が動作するように製造工程の中で多数
の論理素子會結んで構成させられた論理半導体装置がお
る。この論理半導体装置を半導体ウェハー上で検査する
場合、それぞれの論理機能パターンにより検量されるが
、−\良が多発しfc場合は多数のパターンのうち一つ
のパターンが不良になる為、その不良解析がそれぞれの
バター/により異なり、それぞれの不良バター7の不良
解析に多大な工数を必要としていた。
本発明の目的は、かかる不良解析に要する工数を減少さ
せ、容易に不良解析できる半導体装置を提供することに
ある。
本発明によれは、複数の半導体装置ケ含む半導体ウェハ
ーにおいて、一定数の半導体装(至)−ヶ多数の記憶素
子を含む記憶半導体装置で形成し、銭りの半導体装置を
多数の論理素子會含む論理半導体装置で形成する。この
為該半導体ウェハー上の論理半導体装置葡恢食し、不良
が多発した場合、同一ウニバー上の記憶半導体装置を検
食し、その不良モードから@理半導体装置の不良モード
’kl定する方法ケとることが可能となる。
また、論理半導体装置は、規則正しく配列されており、
電気的不良解析によって、容易に半導体装置上の不良位
置を断定が可能な為、不良モードの解析が容易である。
この為、同一半導体ウニバー上の殆ど同一プロセスによ
って作られた、記憶半導体装置の不良モード金解析し、
論理半導体装置の不良モード?推定することにより、不
良解析の工数ケ大巾に減少させることができる。
以下図面を用いて本発明の詳細な説明する。
第1図は、本発明の実施例の半導体ウェハーの模式図で
ある。半導体ウェハー1上には複数の半導体装置2が規
則正しく形成されている。図中、(5)で示しである半
導体装置は、記憶半導体装置でめり、(Blで示しであ
る半導体装置は論理半導体装置である。本半導体ウェハ
ー上の(81の論理半導体装置を検食し、不良が多発し
た場合は、(5)の記憶半導体装置を検査し、論理半導
体装置の不良を推定することができる。
【図面の簡単な説明】
第1図は、本発明の実施例でりる半導体ウェー・−1−
模式的に表わした図である。 尚、図において l・・・・・・半導体ウェハー、2・・・・・・半導体
装置、A・・・・・・記憶半導体装置、B・・・・・・
論理半導体装置である。

Claims (1)

    【特許請求の範囲】
  1. 複数の半導体装置を含む半導体ウェハーにおいて、複数
    の半導体装置のうちの一定数會、多数の記憶素子を含む
    記憶半導体装置で形成し、残りの半導体装置を多数の論
    理素子を含む論理半導体装置で形成することを特徴とす
    る半導体ウェハー。
JP22716483A 1983-12-01 1983-12-01 半導体ウェハ− Pending JPS60119747A (ja)

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