JPS60117643A - 双方向性ツエナ−ダイオ−ド - Google Patents

双方向性ツエナ−ダイオ−ド

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Publication number
JPS60117643A
JPS60117643A JP58226154A JP22615483A JPS60117643A JP S60117643 A JPS60117643 A JP S60117643A JP 58226154 A JP58226154 A JP 58226154A JP 22615483 A JP22615483 A JP 22615483A JP S60117643 A JPS60117643 A JP S60117643A
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JP
Japan
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pellet
wafer
diode
bump electrode
height
Prior art date
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Pending
Application number
JP58226154A
Other languages
English (en)
Inventor
Takashi Mizuguchi
隆史 水口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Semiconductor Manufacturing Co Ltd
Kansai Nippon Electric Co Ltd
Original Assignee
Renesas Semiconductor Manufacturing Co Ltd
Kansai Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Semiconductor Manufacturing Co Ltd, Kansai Nippon Electric Co Ltd filed Critical Renesas Semiconductor Manufacturing Co Ltd
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Priority to KR1019840007947A priority patent/KR850005168A/ko
Publication of JPS60117643A publication Critical patent/JPS60117643A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes
    • H01L29/866Zener diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
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    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1203Rectifying Diode
    • H01L2924/12035Zener diode

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  • Engineering & Computer Science (AREA)
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  • Ceramic Engineering (AREA)
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  • General Physics & Mathematics (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 イ、産業上の利用分野 本発明はバンプ電極を表裏面に形成した双方向性ツェナ
ーダイオードのダイオードベレットの形状に関し、詳し
くはベレットウェーハを切断分離してダイオードペレッ
トを得る工程において、歩留向上が期待できる形状を提
供するものである。
口、従来技術における問題点 ダイオードのパッケージ構造に関する一例として、第1
図に示すような0110ダイオード(ダブル・ヒートシ
ンク・ダイオード)(1)がある、これはリード部(2
a)とスラグ部(2b)とからなる一対のスラブリード
(2)(2)を使用し、ガラス管(3)内で、ダイオー
ドペレット(4)をスラグ部(2b) (2b)にて挾
持し、ガラス管(3)の両端を該スラグ部(2b) (
2b)に融着させて封止するものである。このDIDダ
イオード(1)はダイオードペレット(4)に突出形成
した銀のバンプ電極(4a)のクッション作用を利用し
て、電極とスラグリード(2)(2)との接続を行なえ
るので製造が容易であり、且つスラグ部(2b) (2
b)がダイオードペレット(4)の発生熱のヒートシン
ク部として機能する効果がある。
而して双方向性ツェナーダイオードを、上記0110ダ
イオード構造で組立てようとする場合、そのダイオード
ペレット(5)の形状は第2図に示すように、表裏面に
銀のバンプ電極(6)(6)が突出形成されたものとな
る。なお、第2図において、(7)はN型の半導体基板
、(8)(8>はP型不純物拡散により形成したP型頭
域、(9)(9)は絶縁性の保護酸化膜である。
上記双方向性ツェナーダイオードのダイオードペレット
(5)は次のようにして製造されている。
まず、半導体ウェーハ(シリコン基板)の表裏面にフォ
トリソグラフィ法を用いて、不純物の選択拡散等の処理
を行い、基盤口状に配列された多数の双方向性ツェナー
ダイオード素子を形成し、さらに各ダイオード素子の表
裏面の電極形成部分に銀の電解メッキを選択的に施こし
て第3図に示すようなペレットウェーハ(1o)を製作
する。しかる後、このペレットウェーハ(10)を、第
4図に示すような各ダイオード素子(11) (11)
−の区画線(12) (12)−に沿って切断分離し、
第2図に示すようなダイオードペレット(5)を得る。
上記ダイオードソー7l−(5)の切断分離ば、一般に
次の二種の方法のいずれかを用いている。
第1の方法は第5図に示すようにペレットウェーハ(1
0)の一方の面に粘着性テープ(13)を貼り付け、ダ
イオード素子(11) (IIL−・の区画線(12)
 (12)−に沿って上面からペレットウェーハ(10
)の厚さの半分まで、グイシングツ−(14)を用いて
切込み(10”)を形成し、次に切込み(10’ )を
形成したペレットウェーハ(10)の上面に粘着性テー
プ(15)を貼り付け、さらに第6図に示すように、こ
れを裏返してゴム板(16)の上に置き、ローラ(17
)で上から押圧しながら、前後左右に動かして各ダイオ
ード素子(11)(11)(11)・−を分割してダイ
オードペレット(5)(5)−−−−一を得るものであ
る。
第2の方法は第7図に示すようにペレットウェーハ(1
0)の下面をワックス(18)を介してガラス板(19
)に貼付はダイオードソー(14)を用いてペレットウ
ェーハ(1o)の下面に達するまで切込み、各ダイオー
ド素子(11) (11)−を切断分離してダイオード
ペレット(5)(5)−を得るものである。
しかしながら上記第1及び第2の方法のいずれによって
切断分離作業を行っても、ベレントウェーハ(10)に
分散形成されている先端形状が丸い多数のバンブ電極(
6)(6)に分断時の押圧が加わるので、特に、切断り
1にペレットウェーハ(10)の固定が不充分になり、
無理な力がペレットウェーハ(1o)に不都合にも加わ
りクランクが生じたり、分離されたダイオードペレット
(5)に第8図に示すような欠け(2o)(チッピング
)が生じ、ここから侵入する異物によって特性が劣化す
る問題があった。なお、上記問題が生じる一態様を示す
と、第9図に示すように、バンブ電極(6)(6L−の
高さは一般に中央部は端部より低く不均一であり、バン
ブ電極(6°)が低くて上方からの押圧力を支持できな
いダイオード素子(11)の切断時に、ペレットウェー
ハ(1o)を歪ませるカが作用しクランク(21) (
21)が生じるのである。また上記問題点は各ダイオー
ドソーン) (5)(’5)−・が分断される際にも生
じるものであり、上記第1の方法では、第6図に示した
ローラ(17)によるブレーキングの際に起き、と上記
第2の方法では第7図に示したグイシングツ−(14)
による切断の瞬間に起きる。
ハ0発明の目的 本発明は上記従来の問題点に鑑み、これを改良したもの
で、ペレットウェーハからのダイオードペレットの切り
離しが無理な力を与えることなく行え、ベレットにクラ
ンクや欠けを生じない双方向性ツェナータイオードを提
供することを目的とする。
二9発明の構成 本発明はバンブ電極をダイオードペレットの表裏面に形
成した双方向性ツェナーダイオードにおいて、一方面の
バンブ電極を、他方面のバンブ電極の高さより低く且つ
台形状にしたことを特徴とする。
ホ、実施例 − 上記構成のダイオードペレットを得るには次のような実
施例がある。
第1の実施例は第10図に示すようにバンブ電極(6)
(6)−が形成されたペレットウェーハ(10)の一方
の面に、各バンブ電極(6)(6)−の先端部分のみが
露出する厚さでワックス(22)を塗布し、この後ワッ
クス(22)の塗布面にサンドブラスト処理又は液体ホ
ーニング処理によって各バンブ電極(6) ([3)−
の先端部分を削り落とすものである。この処理によって
一方の面の各バンブ電極(6)(6)・−・の高さは低
くなり、且つ台形状になる。
第2の実施例は各ダイオード素子が形成された半導体基
板(ペレットウェーハ)の表裏面の電極形成部分に電解
メッキにより銀のバンブ電極を形成する際、通電電流の
通電時間を加減してバンブ電極の高さを設定するもので
ある。つまり一方の面のバンブ電極の高さを他方の面の
バンブ電極の高さより低くする場合には、一方の面のメ
ッキ通電時間を短くするのである。すると、高さが低い
一方の面のバンブ電極はメッキ液中における電極への電
光集中効果によってその形状が丸くなる前に、メッキ処
理が終了するので、平坦な台形状に形成される。
上記第1の実施例又は第2の実施例によって、一方の面
に高さが低く、且つ台形状のバンブ電極が形成されたペ
レットウェーハ(10)は、先に説明した第5図及び第
6図に示した切断分離方法又は第7図に示した切断・分
離方法によって各ダイオード素子ごとに分離される。こ
の場合高さが低く且つ平坦な台形状のバンブ電極(6”
) (6” )・−を有する面は、第11図又は第12
図に示すように切り離し時に下になるようにする。この
切り離し時に上方からの押圧力はバンブ電極(6” )
 (6’”)−の面積が大きくなった平坦な面で受けら
れるから、ペレットウェーハ(10)を安定性良く支持
することができ、分断時に無理な力が作用するのを防止
できる。従ってペレットウェーハ(10)にクランクが
入ること、並びにダイオード素子ッj−(5)のチッピ
ングを減少できる。またバンブ電極(6” ) (6°
”)・−・を低くすることにより、その高さを均一化で
きるから、第6図で説明したようなバンブ電極(6)(
6)・・・−の高低差に起因する歪み力の発生を防止し
て、上記クランク並びにチッピングの発生を減少できる
なお、本発明の双方向性ツェナーダイオードペレット(
5)の寸法の一例を第13図に示す。すなわち−辺りが
350μ1m角で厚みtが300〜400 p mのダ
イオードペレット(5)では、高い方のバンブ電極(6
)の高さHは50〜70μmにし、低い方のバンブ電極
(61′)の高さhは10〜30μmにする。なおバン
ブ電極の高さが10μm未満になると第゛1図に示す0
110ダイオード封止構造にダイオードペレットを封入
する際、スラグ部(2b)のCu、、 Fe5Ni等の
金属がダイオードペレット(5)内のPN接合部まで到
達し合金化して特性を劣化させる恐れがあるので、10
μm以上の高さは確保する必要がある。
また、ダイオードへレット(5)の表裏のバンブ電極(
6’) (6”′)を共に低くすると、封入時のクッシ
ョン効果が弱まり、ダイオードペレット(5)のPN接
合部にストレスがかかり、電流のリーク等が発生ずる恐
れがあるから、結局本発明のように、表裏のバンブ電極
(6)(6°゛)を高いものと低いものとの組合せにす
る必要がある。
ハ0発明の効果 本発明によれば、双方向性ツェナーダイオードのダイオ
ードペレットをペレ7+・ウェーッ\から分離する際に
ペレットウェーッ\を安定性良く固定できるから、分離
時にペレットウェーッ\にクラックが入ること、並びに
分離されたダイオードペレットへのチッピングが防止さ
れ、双方向性ツェナーダイオード素子製造の飛曜的な歩
留り向上、並びに特性向上の効果がある。
【図面の簡単な説明】
第1図は0110ダイオードの構造を示す断面図、第2
図は双方向性ツェナーダイオードペレットの構造を示す
断面図、第3図及び第4図は双方向性ツェナーダイオー
ドを製造するためのべレフトウェーへの側面図及び平面
図、第5図及び第6図は夫々ペレットウェーハからダイ
オードペレットを切断分離する方法を説明する断面図、
第7図はペレットウェーハからダイオードペレットを切
断分離する第2の方法を゛発明する断面図、第8図はチ
ッピングが生じた従来のダイオードペレットの斜視図、
第9図はバンブ電極の高さに差がある場合にブレーキン
グによってクランクが入る状態を示す断面図、第10図
は本発明のダイオードペレットを得るための第1の実施
例によるペレットウェーハの断面図、第11図及び第1
2図は夫々本発明に係るペレットウェーハを切断分離す
る作業を示すペレットウェーハの断面図、第13図は本
発明に係るダイオードペレットの寸法例を示す正面視し
た外形図である。 (5)−・−ダイオードペレット、 <6) (6” 
)・−・−バンブ電極。 (11)

Claims (1)

    【特許請求の範囲】
  1. (1) バンプ電極をダイオードペレットの表裏面に形
    成した双方向ツェナーダイオードにおいて、一方面のバ
    ンプ電極を、他方面のバンプ電極の高さより低く且つ台
    形状にしたことを特徴とする双方向性ツェナーダイオー
    ド。
JP58226154A 1983-11-29 1983-11-29 双方向性ツエナ−ダイオ−ド Pending JPS60117643A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP58226154A JPS60117643A (ja) 1983-11-29 1983-11-29 双方向性ツエナ−ダイオ−ド
KR1019840007947A KR850005168A (ko) 1983-11-29 1984-12-14 쌍방성 제너 다이오우드

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58226154A JPS60117643A (ja) 1983-11-29 1983-11-29 双方向性ツエナ−ダイオ−ド

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Publication Number Publication Date
JPS60117643A true JPS60117643A (ja) 1985-06-25

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ID=16840703

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58226154A Pending JPS60117643A (ja) 1983-11-29 1983-11-29 双方向性ツエナ−ダイオ−ド

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JP (1) JPS60117643A (ja)
KR (1) KR850005168A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3818894A1 (de) * 1987-06-05 1988-12-22 Hitachi Ltd Lottraeger, verfahren zu dessen herstellung und verfahren zur montage von halbleiteranordnungen unter dessen verwendung
JP2009100592A (ja) * 2007-10-18 2009-05-07 Viscas Corp 電力ケーブル接続部

Cited By (2)

* Cited by examiner, † Cited by third party
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DE3818894A1 (de) * 1987-06-05 1988-12-22 Hitachi Ltd Lottraeger, verfahren zu dessen herstellung und verfahren zur montage von halbleiteranordnungen unter dessen verwendung
JP2009100592A (ja) * 2007-10-18 2009-05-07 Viscas Corp 電力ケーブル接続部

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KR850005168A (ko) 1985-08-21

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