JPS60108949A - デ−タ伝送方式 - Google Patents
デ−タ伝送方式Info
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- JPS60108949A JPS60108949A JP58216700A JP21670083A JPS60108949A JP S60108949 A JPS60108949 A JP S60108949A JP 58216700 A JP58216700 A JP 58216700A JP 21670083 A JP21670083 A JP 21670083A JP S60108949 A JPS60108949 A JP S60108949A
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- Japan
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- data
- connection line
- common connection
- cpus
- cpu
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/161—Computing infrastructure, e.g. computer clusters, blade chassis or hardware partitioning
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- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- Software Systems (AREA)
- General Physics & Mathematics (AREA)
- Small-Scale Networks (AREA)
- Multi Processors (AREA)
- Computer And Data Communications (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技惟注野
本発明は、ホス）ＣＰＵと複数のオプションＣＰＵより
なるマルチＣＰＵシステムにおける、ＣＰＵ間のデータ
伝送方式に関するもので・ある。
なるマルチＣＰＵシステムにおける、ＣＰＵ間のデータ
伝送方式に関するもので・ある。
−に木技孜
たとえば複写機の動作制御を行なうために、マイクロコ
ンピュータを用いた、ホスト処理装置（以下ホス） Ｃ
Ｐ Ｕという。）を設けるとともに、給紙装置や複写倍
率設定装置、ペーパーサイズ選択装置その他の種々の装
置毎にマイクロコンピュータを用いたオプションＣＰ
Ｕを設ける場合、ホス）ＣＰＵとオプションＣ，Ｐ Ｕ
とのデータの交信を行なうために、古くから行なわれて
いるものとして、各オプションＣＰＵ別に専用の回線を
設ける方法や、共通バスに接続された各オプションｃＰ
［１にアドレスを割り当てて、アドレス指定にょって所
望のオプションＣＰＵとの交信を行なう方法が知られて
いる、しかるにこれらのデータ伝送方式においては、オ
プションＣＰＵを増設するために、前者は回線を別設し
なければならないし、また後者においては新たなアドレ
スに対する処理のためのプログラムの変更などの手間を
要するために、ホストＣＰＵを利用したオプションＣＰ
Ｕの増設が困難であるという欠点があった。
ンピュータを用いた、ホスト処理装置（以下ホス） Ｃ
Ｐ Ｕという。）を設けるとともに、給紙装置や複写倍
率設定装置、ペーパーサイズ選択装置その他の種々の装
置毎にマイクロコンピュータを用いたオプションＣＰ
Ｕを設ける場合、ホス）ＣＰＵとオプションＣ，Ｐ Ｕ
とのデータの交信を行なうために、古くから行なわれて
いるものとして、各オプションＣＰＵ別に専用の回線を
設ける方法や、共通バスに接続された各オプションｃＰ
［１にアドレスを割り当てて、アドレス指定にょって所
望のオプションＣＰＵとの交信を行なう方法が知られて
いる、しかるにこれらのデータ伝送方式においては、オ
プションＣＰＵを増設するために、前者は回線を別設し
なければならないし、また後者においては新たなアドレ
スに対する処理のためのプログラムの変更などの手間を
要するために、ホストＣＰＵを利用したオプションＣＰ
Ｕの増設が困難であるという欠点があった。
このような欠点に対し、最近、すべてのＣＰＵを環状に
接続し、データを循環させる方法や、通信を制御するホ
スト（幾能を有するＣＰＵにより個々のオプションＣＰ
Ｕとデータ交換を行なう一方法が用いられている。これ
らの方式によれば゛、あらかしめ、オプションＣＰＵの
数あるいは、データの総数を設定しておけば、ハード、
ソフトの変更を必要とせずにオプションＣＰＵの設定が
行なえる。また、これらの方式においては、一般にデー
タ伝送はシリアルで行なわれており、構成も極めて簡単
であった。
接続し、データを循環させる方法や、通信を制御するホ
スト（幾能を有するＣＰＵにより個々のオプションＣＰ
Ｕとデータ交換を行なう一方法が用いられている。これ
らの方式によれば゛、あらかしめ、オプションＣＰＵの
数あるいは、データの総数を設定しておけば、ハード、
ソフトの変更を必要とせずにオプションＣＰＵの設定が
行なえる。また、これらの方式においては、一般にデー
タ伝送はシリアルで行なわれており、構成も極めて簡単
であった。
′しかし、これらの方式においては、全ＣＰＵが一定の
タイミングで動作する必要があり、また前者の場合デー
タ数が多くなった場合循環に時間がかかり、高速処理系
には不適当であり、また後者の場合ハード上の制約によ
り、交換可能なデータ数が限られたり、また、データ数
を多くしようとした場合に、同様に時間がかがるという
問題があった。
タイミングで動作する必要があり、また前者の場合デー
タ数が多くなった場合循環に時間がかかり、高速処理系
には不適当であり、また後者の場合ハード上の制約によ
り、交換可能なデータ数が限られたり、また、データ数
を多くしようとした場合に、同様に時間がかがるという
問題があった。
３明の目ｅ。
本発明は、上記欠点を解決し、大量のデータを取り扱う
ことかり能で、がっ、処理の高速化も可能な、データ伝
送を、簡単な構成で提（Ｊ’ｉするものである。
ことかり能で、がっ、処理の高速化も可能な、データ伝
送を、簡単な構成で提（Ｊ’ｉするものである。
別典０慨果
１つのホス）ＣＰＵと複数のオプションＣＰｔＪが共通
のデータバスで接続され、それぞれのｃＰＵには対応す
るアドレスには同一の情報を記憶するＲ Ａ Ｍが設け
られ、いずれかのＣＰＵの上記ＲＡ Ｍの記憶情報が変
化すると、他のＣＰＵも上記変化した情報に更新される
。
のデータバスで接続され、それぞれのｃＰＵには対応す
るアドレスには同一の情報を記憶するＲ Ａ Ｍが設け
られ、いずれかのＣＰＵの上記ＲＡ Ｍの記憶情報が変
化すると、他のＣＰＵも上記変化した情報に更新される
。
刃−撫例
第１図は本発明を適用した複写機の一例を示す図であっ
て、１は複写機本体、２は給紙装置、３は原稿搬送装置
、４はソータである。
て、１は複写機本体、２は給紙装置、３は原稿搬送装置
、４はソータである。
次に１０はホス）ＣＰＵ、１１は複写機本体１の複写制
御用のマスタＣＰＵ、１２は給紙制御用の第１オプシヨ
ンＣＰＵ、１３は原稿搬送制御用の第２オプシヨンＣＰ
Ｕ、１４はソータ制御用の第３オプシヨンＣＰＵて・あ
る。なおマスクＣＰＵもオプションＣＰＵの１つである
。
御用のマスタＣＰＵ、１２は給紙制御用の第１オプシヨ
ンＣＰＵ、１３は原稿搬送制御用の第２オプシヨンＣＰ
Ｕ、１４はソータ制御用の第３オプシヨンＣＰＵて・あ
る。なおマスクＣＰＵもオプションＣＰＵの１つである
。
マスタＣＰＵＩＩと各オプションＣＰＵ１２゜１３．１
４は第２図或いはｔＪｔ１３図に示すように、共通のデ
ータバス２０を介してホス）ＣＰＵＩＯにデータ交信可
能に連結される。− なお第３図において、１６Ａ、１６Ｂは追加可能な送受
信可能型のオプションＣＰＵ、１７．１８は表示装置な
どの受信専用のオプションＣＰＵである。
４は第２図或いはｔＪｔ１３図に示すように、共通のデ
ータバス２０を介してホス）ＣＰＵＩＯにデータ交信可
能に連結される。− なお第３図において、１６Ａ、１６Ｂは追加可能な送受
信可能型のオプションＣＰＵ、１７．１８は表示装置な
どの受信専用のオプションＣＰＵである。
第４図は本実施例に用いられたＣＰＵの構成図である。
ホストＣＰＵ１０．オプションＣＰＵ１１〜１４（第４
図では１１で示す。）は制御部ＣＣとＲＡ Ｍ ＲＡお
よび入出力部１１０の他にタイマー′１゛を通信／ＩＪ
の受信レジスタＪ？ Ｒと送信レジスタＳ、Ｒを右する
。タイマーＴは、一定の周期で制御部ＣＣに対してタイ
マー割込みを発生する。また、受信レジスタｒ＜ ＋ｔ
は、非同期通信が可能であり、データの受信が完了する
と制御部ｃｃに対して受信割込みを発生する。送信レジ
スタも同様に非同期通信が可能であり、制御部によりセ
ットされたデータの送信力慢了すると制御部に対して送
信割込みを発生する。
図では１１で示す。）は制御部ＣＣとＲＡ Ｍ ＲＡお
よび入出力部１１０の他にタイマー′１゛を通信／ＩＪ
の受信レジスタＪ？ Ｒと送信レジスタＳ、Ｒを右する
。タイマーＴは、一定の周期で制御部ＣＣに対してタイ
マー割込みを発生する。また、受信レジスタｒ＜ ＋ｔ
は、非同期通信が可能であり、データの受信が完了する
と制御部ｃｃに対して受信割込みを発生する。送信レジ
スタも同様に非同期通信が可能であり、制御部によりセ
ットされたデータの送信力慢了すると制御部に対して送
信割込みを発生する。
またＲＡ八り内には受信時の状態変化に応じて内容が変
化するレジスタＲＭ ＯＤ Ｅと送信時の状態変化に応
じて内容が変化するレジスタＴ ＭＯＤ Ｅとを有する
。両レジスタの動作は後述する。
化するレジスタＲＭ ＯＤ Ｅと送信時の状態変化に応
じて内容が変化するレジスタＴ ＭＯＤ Ｅとを有する
。両レジスタの動作は後述する。
Ｈ−Ｄ Ａ ｉ’ Ａ １．ｔ、ホストｃＰＵ１ｏがら
オプションＣＰＵ １１ ＝ ”Ｊ ４ニテータを伝送
するための第１の共通接続線で、Ｏ−Ｄ Ａ Ｔ Ａは
、逆にオプションＣＰＵ１１〜１４がらホストＣＰＵｊ
Ｏにデータを１云送するための第２の共通接続線である
。Ｅｌ、およびＥＯは、データ伝送を制御するための接
続線の入力ボートと出力ボートで、各入力ボートと出力
ボートとを制御用接続線２１を介して縦続接続すること
によりすべてのＣＰＵ１０〜１４を環状に接続する。
オプションＣＰＵ １１ ＝ ”Ｊ ４ニテータを伝送
するための第１の共通接続線で、Ｏ−Ｄ Ａ Ｔ Ａは
、逆にオプションＣＰＵ１１〜１４がらホストＣＰＵｊ
Ｏにデータを１云送するための第２の共通接続線である
。Ｅｌ、およびＥＯは、データ伝送を制御するための接
続線の入力ボートと出力ボートで、各入力ボートと出力
ボートとを制御用接続線２１を介して縦続接続すること
によりすべてのＣＰＵ１０〜１４を環状に接続する。
さらに、各ＣＰＩＪには、同一情報を記憶する仮想共通
ＲＡ Ｍ ＣＲＡ Ｍを有する。この仮想共通ＲＡ Ｍ
ＣＲＡ Ｍには、通信により伝送されるすべての情報
が記憶されている。これらの情報には、複写機の現在の
状態や各ｃｐｕｉ ｏ〜１４の状態が含まれ、各ｃｐｕ
ｉ ｏ〜１４は、各々の仮想共通ＲＡ Ｍ ＣＲＡ Ｍ
を参照することにより、システム全体の情報を得ること
が可能となっている。この場合、各ＣＰＵの仮想共通Ｒ
Ａ Ｍ ＣＲＡ Ｍの同しアドレスの情報は常に相互に
一致していなければならないが、これは、次の棟にして
行なわれる。
ＲＡ Ｍ ＣＲＡ Ｍを有する。この仮想共通ＲＡ Ｍ
ＣＲＡ Ｍには、通信により伝送されるすべての情報
が記憶されている。これらの情報には、複写機の現在の
状態や各ｃｐｕｉ ｏ〜１４の状態が含まれ、各ｃｐｕ
ｉ ｏ〜１４は、各々の仮想共通ＲＡ Ｍ ＣＲＡ Ｍ
を参照することにより、システム全体の情報を得ること
が可能となっている。この場合、各ＣＰＵの仮想共通Ｒ
Ａ Ｍ ＣＲＡ Ｍの同しアドレスの情報は常に相互に
一致していなければならないが、これは、次の棟にして
行なわれる。
任意のＣＰＵにおいて、仮想共通ＲＡ Ｍ ＣＲＡＭの
データの変更を行なった場合、第１共通接続線Ｈ−ＤＡ
ＴＡ又はＯ−Ｄ Ａ Ｔ Ａにより他のｃｐＵに対して
、変更を行なったデータの番地と変更後のデータを送信
する。すべてのＣＰＵは共通接続線ＨＬ） Ａ Ｔ Ａ
又はＯ−Ｄ Ａ Ｔ Ａにより、上記データを受信する
と、各々の仮想共通ＲＡ Ｍ ＣＲＡ Ｍの対応する番
地のデータを変更する。
データの変更を行なった場合、第１共通接続線Ｈ−ＤＡ
ＴＡ又はＯ−Ｄ Ａ Ｔ Ａにより他のｃｐＵに対して
、変更を行なったデータの番地と変更後のデータを送信
する。すべてのＣＰＵは共通接続線ＨＬ） Ａ Ｔ Ａ
又はＯ−Ｄ Ａ Ｔ Ａにより、上記データを受信する
と、各々の仮想共通ＲＡ Ｍ ＣＲＡ Ｍの対応する番
地のデータを変更する。
この様に本発明の方法によれば、仮想共通ＲＡｈ１の大
き２さに関係なく、変更されたデータだけを送信するた
め、データの平均伝送速度が速く、データ伝送に要する
ＣＰＵの処理時間も短くなる。
き２さに関係なく、変更されたデータだけを送信するた
め、データの平均伝送速度が速く、データ伝送に要する
ＣＰＵの処理時間も短くなる。
また、従来ミニコンなどで行なわれていた時分割アクセ
スによる共通ＲＡ Ｍ方式に比べ、各々のＣＩ）Ｕが、
それぞれの仮想共通ＲＡ Ｍ ＣＲＡ Ｍを参照出来る
ため平均アクセス時間も短くなるという特長か゛ある。
スによる共通ＲＡ Ｍ方式に比べ、各々のＣＩ）Ｕが、
それぞれの仮想共通ＲＡ Ｍ ＣＲＡ Ｍを参照出来る
ため平均アクセス時間も短くなるという特長か゛ある。
表１は、本実施例における仮想共通ＲＡ Ｍ ＣＲＡ
ＩＶＩに記憶されるデータである。
ＩＶＩに記憶されるデータである。
データ内容としては、例えば複写状態信号の中には給紙
信号、排出信号、コピー命令信号、リターン信号、ウェ
イト信号等のコピープロセスの各状態が網羅されており
、複写モード信号の中にはペーパーサイズ、給紙口、倍
率等のデータが、トラブル内容信号の中にはジャムコー
ド、トラブルフード、繰作パネル情報信号の中にはテン
キー人力情報、表示枚数情報等が盛り込まれている。
信号、排出信号、コピー命令信号、リターン信号、ウェ
イト信号等のコピープロセスの各状態が網羅されており
、複写モード信号の中にはペーパーサイズ、給紙口、倍
率等のデータが、トラブル内容信号の中にはジャムコー
ド、トラブルフード、繰作パネル情報信号の中にはテン
キー人力情報、表示枚数情報等が盛り込まれている。
また、コピープロセスの各種信号としてはたとえば複写
機本体１内の各種センサおよびＣＰＵ内の制御タイマの
状態に関して、所定のタイミングにおける情報等が含ま
れている。
機本体１内の各種センサおよびＣＰＵ内の制御タイマの
状態に関して、所定のタイミングにおける情報等が含ま
れている。
基本的には、これらの情報はすべてのＣＰＵの仮想共通
ＲＡ Ｍ ＣＲＡ Ｍに記憶されるが、各ＣＰＵにおい
て、必要な情報を選択的に記憶しておくことも可能であ
る。この場合、池のＣＰＵで変更されたデータを受けた
とき、番地により、各ＣＰＵの仮想共通ＲＡ Ｍ ＣＲ
Ａ Ｍの更新は行なわない。
ＲＡ Ｍ ＣＲＡ Ｍに記憶されるが、各ＣＰＵにおい
て、必要な情報を選択的に記憶しておくことも可能であ
る。この場合、池のＣＰＵで変更されたデータを受けた
とき、番地により、各ＣＰＵの仮想共通ＲＡ Ｍ ＣＲ
Ａ Ｍの更新は行なわない。
第５図は、ＣＰＵ間のデータ伝送のタイミング・チャー
トである。
トである。
ホス）ＣＰＵＩＯからオプションＣＰＵＩＪ〜１４への
送信は接続線ＨＤＡＴＡにより任意のタイミングで行な
われる。一方オプションＣＰＵ１１〜１４からホス）Ｃ
ＰＵＩＯへの送信は、接続線０−ＤＡＴＡを複数の′オ
プションＣＰｔＪ１１〜１４で時分割利用することによ
り行なわれる二時分割制御は′各ＣＰｔＪの制御入カポ
−）Ｅｌと制御用カポ−）ＥＯに接続された制御用接続
線２１により行なわれる。制御用接続線２１は、“トＩ
”と“１．“の２レベルを有し、各オプションＣＰＵが
送信可能となるのは、各オプションＣＰ［１の制御入カ
ポ−）Ｅｌが一力のレベルから他方のレベルに変化した
と外とする。このときオプションＣＰＵから送信すべき
データかあるときは第１共通接続線０ １） Ａ Ｔ
Ａ ｌ：よリホストＣＰＵ１０への送信を行なう。そし
て送信が終了するか、また送信するデータがない場合に
は第２共通接続線０−ＤＡＴＡ（７）使用権を次のオプ
ションＣＰ Ｕに譲るために、当該オプションＣＰＵの
ボートＥＯのレベルを反転する。
送信は接続線ＨＤＡＴＡにより任意のタイミングで行な
われる。一方オプションＣＰＵ１１〜１４からホス）Ｃ
ＰＵＩＯへの送信は、接続線０−ＤＡＴＡを複数の′オ
プションＣＰｔＪ１１〜１４で時分割利用することによ
り行なわれる二時分割制御は′各ＣＰｔＪの制御入カポ
−）Ｅｌと制御用カポ−）ＥＯに接続された制御用接続
線２１により行なわれる。制御用接続線２１は、“トＩ
”と“１．“の２レベルを有し、各オプションＣＰＵが
送信可能となるのは、各オプションＣＰ［１の制御入カ
ポ−）Ｅｌが一力のレベルから他方のレベルに変化した
と外とする。このときオプションＣＰＵから送信すべき
データかあるときは第１共通接続線０ １） Ａ Ｔ
Ａ ｌ：よリホストＣＰＵ１０への送信を行なう。そし
て送信が終了するか、また送信するデータがない場合に
は第２共通接続線０−ＤＡＴＡ（７）使用権を次のオプ
ションＣＰ Ｕに譲るために、当該オプションＣＰＵの
ボートＥＯのレベルを反転する。
上記動作を各オプションＣＰ Ｕが順次行なうことによ
り最適効率て゛、第２共通接続線０−ＤＡＴＡを利用す
ることができる。
り最適効率て゛、第２共通接続線０−ＤＡＴＡを利用す
ることができる。
最後のオプションＣＰＵのＥＯｌつまり、ホス）ＣＰｔ
ＪｌＯのＥｌが一方のレベルから他方のレベルに変化す
ると、ホス）ＣＰＵｉＯは第２共通接続線０−ＤＡＴＡ
の使用権が一巡したものとみなし、再びホス）Ｃ，ＰＵ
ｉＯのＥＯを反転し、次の送信の伝送を許可する。
ＪｌＯのＥｌが一方のレベルから他方のレベルに変化す
ると、ホス）ＣＰＵｉＯは第２共通接続線０−ＤＡＴＡ
の使用権が一巡したものとみなし、再びホス）Ｃ，ＰＵ
ｉＯのＥＯを反転し、次の送信の伝送を許可する。
以上のシーケンスの間においても、ホストＣＰＵ１０か
らオプションＣＰ し＋への送信は常時性なわれている
。
らオプションＣＰ し＋への送信は常時性なわれている
。
第６図は、実施例のデータ伝送に用いるデータの型式で
ある。
ある。
各ｃｐｕに内蔵されている通信用の／１−１’ウエアは
、１ワード、８ビツトの非同期信号が行なえる様になっ
ている。本実施例においてデータ型式ノよ１フレームが
１６ビツトよりなるため、第６図に−示す様に、１ワー
ドの送信２回で１フレームの送信が完了する。各フレー
ムの先頭ビットはフレームの同期をとるために用いられ
、１ワード目の先頭ビットはＩＩ Ｉ ＩＩ、２ワード
目の先頭ビットは“０”となっている。これにより、送
信途中にエラーが発生した場合でも次のフレームの同期
をとることが可能となる。また、１フレームが３ワ一ド
以上の場合でも３ワード目以降の先頭ビットを“゛（）
゛とすることによりフレームの同期をとることがり能と
なる。
、１ワード、８ビツトの非同期信号が行なえる様になっ
ている。本実施例においてデータ型式ノよ１フレームが
１６ビツトよりなるため、第６図に−示す様に、１ワー
ドの送信２回で１フレームの送信が完了する。各フレー
ムの先頭ビットはフレームの同期をとるために用いられ
、１ワード目の先頭ビットはＩＩ Ｉ ＩＩ、２ワード
目の先頭ビットは“０”となっている。これにより、送
信途中にエラーが発生した場合でも次のフレームの同期
をとることが可能となる。また、１フレームが３ワ一ド
以上の場合でも３ワード目以降の先頭ビットを“゛（）
゛とすることによりフレームの同期をとることがり能と
なる。
第６図において、ｌｒ６ ・〜１）６は、送られる仮想
共通ＲＡ Ｍのデータで、１ワード７ビツトとなってい
る。１】８〜１］１４は、仮想共通ＲＡ Ｍのアドレス
を示し、１２８ワードのデータまで扱うこと力咄来る。
共通ＲＡ Ｍのデータで、１ワード７ビツトとなってい
る。１】８〜１］１４は、仮想共通ＲＡ Ｍのアドレス
を示し、１２８ワードのデータまで扱うこと力咄来る。
次に各ＣＩ’Ｌ］のプログラムを７０−チャートを参照
しながら説明する。
しながら説明する。
第８−１図ないし第８−５図はホス）ＣＩ”Ｕｈ・らの
送信を示す７０−チャート、第９−１図なし１し第１Ｊ
〜４図はオプションＣＰｔＪ １１〜１４の動作を示す
フローチャートである。ここでは、本実施例に関係のあ
る通信制御の部分についてのみ説明する。
送信を示す７０−チャート、第９−１図なし１し第１Ｊ
〜４図はオプションＣＰｔＪ １１〜１４の動作を示す
フローチャートである。ここでは、本実施例に関係のあ
る通信制御の部分についてのみ説明する。
初めに、ホス）ＣＰＵＩＯの通信制御プログラムについ
て説明する。ホス）ＣＰＬＪＩＯの通信制御プログラム
は４つの割込み処理ルーチンによりなる。Ｅｌ割込み、
タイマー割込み、送信割込み、受信割込みである。これ
らの割込み処理ルーチンは、メイン・ルーチン（第８−
１図）とは独立に動作する。
て説明する。ホス）ＣＰＬＪＩＯの通信制御プログラム
は４つの割込み処理ルーチンによりなる。Ｅｌ割込み、
タイマー割込み、送信割込み、受信割込みである。これ
らの割込み処理ルーチンは、メイン・ルーチン（第８−
１図）とは独立に動作する。
＄８−２図にＣＩ割込みの７０−チャートを示す。ＣＩ
割込みは該当ＣＰＵのＥｌボートのレベルの立ち上がり
か、立ち下りで発生する。ＣＩ割込みルーチンでは、ボ
ー）Ｅｌのレベルが“０”から“１″に変化した場合は
ポー）ＥＯを“°０゛に、逆にＥｌが１”から１“０″
に変化した場合にはポートＥＯを“１”にする。
割込みは該当ＣＰＵのＥｌボートのレベルの立ち上がり
か、立ち下りで発生する。ＣＩ割込みルーチンでは、ボ
ー）Ｅｌのレベルが“０”から“１″に変化した場合は
ポー）ＥＯを“°０゛に、逆にＥｌが１”から１“０″
に変化した場合にはポートＥＯを“１”にする。
第８−３図はタイマー割込みルーチンを示し、このタイ
マー割込みルーチンは各ＣＦ’ Ｕに内蔵されたタイマ
ーＴにより決定される一定の周期で起動される。タイマ
ー割込みルーチンでは、仮想共通ＲＡ八へＣＲＡ八１内
の変化データを葆索し、オプションＣＰＵへの送信を開
始させる。変化データは仮想共通ＲＡＭ内の各データの
最上位ビットにより判断される。オプションＣＰＵから
の受信データまたは、ホス）ＣＰＵのメイン・ルーチン
で 。
マー割込みルーチンは各ＣＦ’ Ｕに内蔵されたタイマ
ーＴにより決定される一定の周期で起動される。タイマ
ー割込みルーチンでは、仮想共通ＲＡ八へＣＲＡ八１内
の変化データを葆索し、オプションＣＰＵへの送信を開
始させる。変化データは仮想共通ＲＡＭ内の各データの
最上位ビットにより判断される。オプションＣＰＵから
の受信データまたは、ホス）ＣＰＵのメイン・ルーチン
で 。
データの変更が生じたときは、最上位ビットに１をセッ
トしておく。タイマー割込みルーチンでは、まずステッ
プ＃２０で現在データを送信中かを送信状態１’ Ｍ
ＯＤ Ｅでチェックする。前のデータの送信か終了する
とステップ＃３２（第８−４図）でＴ Ｍ ＯＤ Ｅの
内容は３になる。初期値はメイン・ルーチンにより３に
セラ）されている。送信中でない場合はステップ＃２２
〜＃２４で仮想共通ＲＡ Ｍ ＣＲＡ Ｍ内の変化デー
タを捜す。変化データか゛ある、場合はステップ＃２３
でＹＩＥＳとなり、＃２４に進んでそのデータのアドレ
スＩとデータとを送信用のバッフｙＴＤＡＴＡ（図示せ
ず）にセットする。このときバッフ７ＴＤＡＴＡに書軽
込む先頭データの最」二位ビットに１”をセットしてお
く。次に＃２５でＴＭＯＤＥを１にセットし、先頭デー
タを送信レジスタＳＲにセントし、＃２６で送信を開始
し所定データを送って送信を終了する。以後は送信割込
みにより処理される。また、＃２５で当該ＣＩ’Ｕの仮
想共通ＲＡ Ｍ ＣＲＡ Ｍの各データの最上位ビット
を０にリセットしておく。
トしておく。タイマー割込みルーチンでは、まずステッ
プ＃２０で現在データを送信中かを送信状態１’ Ｍ
ＯＤ Ｅでチェックする。前のデータの送信か終了する
とステップ＃３２（第８−４図）でＴ Ｍ ＯＤ Ｅの
内容は３になる。初期値はメイン・ルーチンにより３に
セラ）されている。送信中でない場合はステップ＃２２
〜＃２４で仮想共通ＲＡ Ｍ ＣＲＡ Ｍ内の変化デー
タを捜す。変化データか゛ある、場合はステップ＃２３
でＹＩＥＳとなり、＃２４に進んでそのデータのアドレ
スＩとデータとを送信用のバッフｙＴＤＡＴＡ（図示せ
ず）にセットする。このときバッフ７ＴＤＡＴＡに書軽
込む先頭データの最」二位ビットに１”をセットしてお
く。次に＃２５でＴＭＯＤＥを１にセットし、先頭デー
タを送信レジスタＳＲにセントし、＃２６で送信を開始
し所定データを送って送信を終了する。以後は送信割込
みにより処理される。また、＃２５で当該ＣＩ’Ｕの仮
想共通ＲＡ Ｍ ＣＲＡ Ｍの各データの最上位ビット
を０にリセットしておく。
＃２７、＃２８は仮想共通ＲＡ Ｍ ＣＲＡ Ｍのアド
レスをアクセスするステップでありアクセスするアドレ
スが１２８になるまで上述の動作をくり返す。
レスをアクセスするステップでありアクセスするアドレ
スが１２８になるまで上述の動作をくり返す。
第８−４図に送信割込みルーチンの７０−チャートを示
す。送信割込みは、送信レノスタＳＲ内のデータの転送
が終了すると発生する。送信割込みル−チンでは、まず
、ステップ井３０で＝ Ｔ Ｍ ＯＤＥにより、どのデ
ータの送信が終了したかをチェックする。１’ Ｍ Ｏ
Ｄ Ｅの内容が１の場合、前のデータは先頭データであ
るため、茨にステップ井３１で２番目のデータを送信レ
ジスタにセットする。最後にステップ＃３２でＴＭＯＤ
Ｅに１を加算しておく。２番目のデータの送信が終了し
た場合にはＴ Ｍ ＯＤ Ｅの内容は３となる。
す。送信割込みは、送信レノスタＳＲ内のデータの転送
が終了すると発生する。送信割込みル−チンでは、まず
、ステップ井３０で＝ Ｔ Ｍ ＯＤＥにより、どのデ
ータの送信が終了したかをチェックする。１’ Ｍ Ｏ
Ｄ Ｅの内容が１の場合、前のデータは先頭データであ
るため、茨にステップ井３１で２番目のデータを送信レ
ジスタにセットする。最後にステップ＃３２でＴＭＯＤ
Ｅに１を加算しておく。２番目のデータの送信が終了し
た場合にはＴ Ｍ ＯＤ Ｅの内容は３となる。
第８−５図は受信割込みルーチンの７０−チャートで当
該ＣＰＵの受信レジスタＲＲにデータの受信が完了する
と発生する。受信割込みルーチンでは、まず、ステップ
＃４０で受信状態ＲＭ ＯＤＥにより、１フレームの受
信が完了したかチェックする。ＲＭＯＤＥには初期値は
メイン・ルーチンにより１がセットされる。ＲＭＯＤＥ
が１誉ある場合、＃４６で受信データの最上位ビットを
チェックし、先頭データであるかチェックする。これに
よりフレームの同期が行なわれる。先頭データである場
合、受信データを受信バッフｙＲＤＡ゛１′Ａにステッ
プ＃４７で退避する。そしてステン７’＃４８ｕＲＭＯ
ＤＥｔ、−２１＝する。一方、ＲＭＯＤＥの内容が２の
場合ステップ＃４１で受信データを受信バッフ７に退避
し、ステップ＃４２で先頭データから仮想共通ＲＡ Ｍ
ＣＲＡ Ｍ内のアドレスを取り出す、そしてステップ
＃４３で２番目のデータの下位７ビツＦを仮想共通ＲＡ
Ｍ ＣＲＡ Ｍの上記取り出されたアドレスに更新デ
ータとして記憶する。このときステップ＃４４で、下位
７ビツトのうちの最１−位ビットにｌ”をセットしてお
く。
該ＣＰＵの受信レジスタＲＲにデータの受信が完了する
と発生する。受信割込みルーチンでは、まず、ステップ
＃４０で受信状態ＲＭ ＯＤＥにより、１フレームの受
信が完了したかチェックする。ＲＭＯＤＥには初期値は
メイン・ルーチンにより１がセットされる。ＲＭＯＤＥ
が１誉ある場合、＃４６で受信データの最上位ビットを
チェックし、先頭データであるかチェックする。これに
よりフレームの同期が行なわれる。先頭データである場
合、受信データを受信バッフｙＲＤＡ゛１′Ａにステッ
プ＃４７で退避する。そしてステン７’＃４８ｕＲＭＯ
ＤＥｔ、−２１＝する。一方、ＲＭＯＤＥの内容が２の
場合ステップ＃４１で受信データを受信バッフ７に退避
し、ステップ＃４２で先頭データから仮想共通ＲＡ Ｍ
ＣＲＡ Ｍ内のアドレスを取り出す、そしてステップ
＃４３で２番目のデータの下位７ビツＦを仮想共通ＲＡ
Ｍ ＣＲＡ Ｍの上記取り出されたアドレスに更新デ
ータとして記憶する。このときステップ＃４４で、下位
７ビツトのうちの最１−位ビットにｌ”をセットしてお
く。
タイヤ−割込みルーチンでは、この１″を判断し、オプ
ションＣＦ’ ｔＪへの送信を行なう。最後に、次のフ
レーム受信のためのＲＭＯＤＥに１をセットしておく。
ションＣＦ’ ｔＪへの送信を行なう。最後に、次のフ
レーム受信のためのＲＭＯＤＥに１をセットしておく。
次にオプションＣＰＵの通信制御ブａグラムについて説
明する。基本的には、ホス）ＣＰＵの場合と同じである
が、送信データの探索および送信がＥＩの変化に同期す
ることと、受信データの送。
明する。基本的には、ホス）ＣＰＵの場合と同じである
が、送信データの探索および送信がＥＩの変化に同期す
ることと、受信データの送。
信を行なわない点が異なる。そのため、タイマー割込み
処理は行なわない。
処理は行なわない。
第９−２図は、ＥＩ割込み処理ルーチンのフローチャー
トである。
トである。
まず、送信データの探索を行ない、変化データがあれば
、先頭データの送信を開始する。これはホストＣＰＵの
タイマー割込み処理と同じである。
、先頭データの送信を開始する。これはホストＣＰＵの
タイマー割込み処理と同じである。
ただし、オプションＣＰＵでは変化データがない場合、
次のオプションＣＰＵにデータバス０−ＤＡＴＡの使用
権を譲るため、ステップ＃６８で入力端子Ｅｌの状態を
出力端子ＥＯに出力する。２番目のデータの送信もホス
）ＣＰＵと同様に、送信割込みにより行なわれる。
次のオプションＣＰＵにデータバス０−ＤＡＴＡの使用
権を譲るため、ステップ＃６８で入力端子Ｅｌの状態を
出力端子ＥＯに出力する。２番目のデータの送信もホス
）ＣＰＵと同様に、送信割込みにより行なわれる。
第９−３図に、送信割込み処理ルーチンの７０−チャー
トを示す。これも基本的にはホス）ＣＰＵからの送信割
込み処理と同じである。異なる点はステップ＃７３で２
番目のデータの送信が終了した後にＥ’ｌをＥＯに出力
することである。
トを示す。これも基本的にはホス）ＣＰＵからの送信割
込み処理と同じである。異なる点はステップ＃７３で２
番目のデータの送信が終了した後にＥ’ｌをＥＯに出力
することである。
第９−４図は受信割込みルーチンの７０−チャートで、
この場合も更新した仮想共通ＲＡＭＣＲＡ Ｍのデータ
に送信要求のためのビットを付加しない点だけホス）Ｃ
ＰＵの受信割込処理とは異なる。オプションＣＰ ｔＪ
では、送信データは、メイン・ルーチンで変更された場
合のみとなる。
この場合も更新した仮想共通ＲＡＭＣＲＡ Ｍのデータ
に送信要求のためのビットを付加しない点だけホス）Ｃ
ＰＵの受信割込処理とは異なる。オプションＣＰ ｔＪ
では、送信データは、メイン・ルーチンで変更された場
合のみとなる。
澄明の効果
以上詳述したように、この発明は、複数のオプションＣ
Ｐ ＬＪをノ（通のデータバスで結合する一方、各オプ
ションＣＰ ｔＪのＲＡ Ｍには転送データに係るデー
タを記憶する仮想共通ＲＡＭを設けて、この仮想共通Ｒ
Ａ Ｍの内容を常にすべてのＣＰＵについて同一にした
ものであるから同一仕様のＣＰしｊを使用でき、したが
ってオプションＣＰＵの数を随意に増減で゛きる。また
１、ホストＣＰＵとオプションｃ ＦＩ Ｏとを環状接
続し、ホストＣＰＬＩからオプションＣＰＵへのデータ
転送は任意に、オプションＣＰＵからホストＣＰＵへの
データ転送は、先行するオプションＣＰＵでの処理の終
了を待って順次バ又ラインの使用権を先送りしていくよ
うになっているので２データの転送等を高速化できる。
Ｐ ＬＪをノ（通のデータバスで結合する一方、各オプ
ションＣＰ ｔＪのＲＡ Ｍには転送データに係るデー
タを記憶する仮想共通ＲＡＭを設けて、この仮想共通Ｒ
Ａ Ｍの内容を常にすべてのＣＰＵについて同一にした
ものであるから同一仕様のＣＰしｊを使用でき、したが
ってオプションＣＰＵの数を随意に増減で゛きる。また
１、ホストＣＰＵとオプションｃ ＦＩ Ｏとを環状接
続し、ホストＣＰＬＩからオプションＣＰＵへのデータ
転送は任意に、オプションＣＰＵからホストＣＰＵへの
データ転送は、先行するオプションＣＰＵでの処理の終
了を待って順次バ又ラインの使用権を先送りしていくよ
うになっているので２データの転送等を高速化できる。
表 １
第１図はこの発明のデータ伝送方式を複写機に適用した
例を示す図、第２図と第３図はこの発明の一実施例を示
すブロック図、第４図はこの発明に用いられるＣＰＵの
内部の詳細を示すブロック図、第５図は第２図の実施例
の動作を示すタイムチャート、第６図と第７図は第２図
の実施例に用いられる信号の７オーマツトを示す図、第
８−１図ないし第８−５図、第９−１図ないし第９−４
図は第２図の実施例の動作を示すフローチャートである
。 １０・・・ホストＣＰＵ、１１・・・マスタＣＰＵ、１
２〜１４・・・オプションＣＰＵ、２０・・・データバ
ス、 Ｉｆ−１） Ａ Ｔ Ａ・・・第１共通接続線０−１）
Ａ ＴＡ・・・第２共通接続線。 特許出願人 ミノルタカメラ株式会社 代理人 弁理士百出 葆外２゛名 第１図 第２図 り１ 第３図 第４図 オヅ均ンｔｐＵＰＬ 。 第５図 第８−３区 第８−４区 第８−５区 第９−１図 第９−２図 第９−４図
例を示す図、第２図と第３図はこの発明の一実施例を示
すブロック図、第４図はこの発明に用いられるＣＰＵの
内部の詳細を示すブロック図、第５図は第２図の実施例
の動作を示すタイムチャート、第６図と第７図は第２図
の実施例に用いられる信号の７オーマツトを示す図、第
８−１図ないし第８−５図、第９−１図ないし第９−４
図は第２図の実施例の動作を示すフローチャートである
。 １０・・・ホストＣＰＵ、１１・・・マスタＣＰＵ、１
２〜１４・・・オプションＣＰＵ、２０・・・データバ
ス、 Ｉｆ−１） Ａ Ｔ Ａ・・・第１共通接続線０−１）
Ａ ＴＡ・・・第２共通接続線。 特許出願人 ミノルタカメラ株式会社 代理人 弁理士百出 葆外２゛名 第１図 第２図 り１ 第３図 第４図 オヅ均ンｔｐＵＰＬ 。 第５図 第８−３区 第８−４区 第８−５区 第９−１図 第９−２図 第９−４図
Claims (1)
- 【特許請求の範囲】 （＋） ３つのホストＣｌ） ｔＪと複数のオプション
ＣＦ’ Ｕとを共通バスで連結するとともに、それぞれ
のＣｒ’ Ｕには対応するアドレスに同一情報を記憶す
る仮想共通ＲＡ Ｍを有し、いずれかのＣＩ）Ｕで、仮
想共通ＲＡ Ｍに記憶すべき情報が変化したとき、その
変化した情報を他のＣＰＵに１云送して、すべてのＣＦ
’ Ｕの仮想共通ＲＡ Ｍの情報を更新することを特徴
とするデーター伝送方式。 （２）共通バスが、ホス）ＣＰｔＪがら、すべてのオプ
ションＣＰ Ｕヘデータを同時に伝送するための第１の
共通接続線と、すべてのオプションＣＰ（Ｊからホスト
ＣＰＩＪへ時分割によりデータを伝送するための第２の
共通接続線と、データ伝送を制御するためにすべてのＣ
ＰＵを環状に接続する第３の共通接続線により構Ｉ＆さ
れる特許請求の範囲ｍ１項記載のデータ伝送方式。 （３） 前記、第３の共通接続線は、初期躾態として、
すべてが所定の第１のレベル、または、すべてが所定の
第２のレベルとなる特許請求の範囲第２項に記載のデー
タ伝送方式。 （４）前記、第１および第２の共通接続線のデータが、
シリアルで伝送される特許請求の範囲第２項に記載のデ
ータ伝送方式。 （５） ホストＣＰ ＵからオプションＣＰＬＩへのデ
ータの送出は任意のタイミングで行なわれ、才ブ −シ
３ンＣＰＵからホス）ＣＰｔＪへのデータの送出は、前
記第３の共通接続線の入力側が、前記所定の第１のレベ
ル、または、第２のレベルのいずれか一方から他方へ変
化したときに行なわれ、送出するデータがないか、ある
いはデータの送出が完了したとぎに第３の共通接続線の
出力を、第３の共通接続線の入力側と同一のレベルに切
り換える特許請求の範囲第３項に記載のデータ伝送方式
。 （６）ホス）ＣＦ’Ｕは第３の共通接続線の出力側を第
１のレベルまたは、第２のレベルの一方から他方へ切り
換えた後、ｔｔｔＪ３の共通接続線の入力側が同一のレ
ベルになるとき、第３の共通接続線の出力側を再び元の
レベルに切り換える特許請求の範囲第３項に記載のデー
タ伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58216700A JPS60108949A (ja) | 1983-11-16 | 1983-11-16 | デ−タ伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58216700A JPS60108949A (ja) | 1983-11-16 | 1983-11-16 | デ−タ伝送方式 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1162140A Division JPH02270443A (ja) | 1989-06-23 | 1989-06-23 | データ伝送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60108949A true JPS60108949A (ja) | 1985-06-14 |
Family
ID=16692548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58216700A Pending JPS60108949A (ja) | 1983-11-16 | 1983-11-16 | デ−タ伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60108949A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03127103A (ja) * | 1989-10-12 | 1991-05-30 | Fuji Xerox Co Ltd | 記録装置におけるパラメータ一括管理方式 |
| JP2011085366A (ja) * | 2009-10-19 | 2011-04-28 | Tokyo Electric Power Co Inc:The | 排熱回収方法、排熱回収装置、及び熱供給システム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57134761A (en) * | 1981-02-12 | 1982-08-20 | Toshiba Corp | Multi-processor operation controller |
| JPS585867A (ja) * | 1981-06-30 | 1983-01-13 | エレベ−タ−・ゲ−エムベ−ハ− | デ−タ伝送方法および装置 |
-
1983
- 1983-11-16 JP JP58216700A patent/JPS60108949A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57134761A (en) * | 1981-02-12 | 1982-08-20 | Toshiba Corp | Multi-processor operation controller |
| JPS585867A (ja) * | 1981-06-30 | 1983-01-13 | エレベ−タ−・ゲ−エムベ−ハ− | デ−タ伝送方法および装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03127103A (ja) * | 1989-10-12 | 1991-05-30 | Fuji Xerox Co Ltd | 記録装置におけるパラメータ一括管理方式 |
| JP2011085366A (ja) * | 2009-10-19 | 2011-04-28 | Tokyo Electric Power Co Inc:The | 排熱回収方法、排熱回収装置、及び熱供給システム |
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