JPS6010784A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6010784A JPS6010784A JP58119073A JP11907383A JPS6010784A JP S6010784 A JPS6010784 A JP S6010784A JP 58119073 A JP58119073 A JP 58119073A JP 11907383 A JP11907383 A JP 11907383A JP S6010784 A JPS6010784 A JP S6010784A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- etched
- gate
- wall
- semi
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は半導体装置の製造方法に係り、特にチャンネル
層とゲート長が短く且つこれらをセルファラインできる
化合物半導体ディバイスの製造方法に関する。
層とゲート長が短く且つこれらをセルファラインできる
化合物半導体ディバイスの製造方法に関する。
（２）技術の背景
近年ＬＳＩ（大規模集積回路）や超ＬＳＩ用の素子とし
てシリコンに代って高集積化、高速化を針るためＧａＡ
ｓ （ガリウム砒素）やジョセフソン素子或いは高電子
移動度トランジスタ等の技術開発が進み実用の域に近づ
いている。
てシリコンに代って高集積化、高速化を針るためＧａＡ
ｓ （ガリウム砒素）やジョセフソン素子或いは高電子
移動度トランジスタ等の技術開発が進み実用の域に近づ
いている。
（３）従来技術の問題点
従来、上記したＧａＡｓを用いたＭＥＳＦＥＴとしてセ
ルフアライメント法を用いてゲートの寄生容量を減少さ
せ、ゲート電極の長さを短くすることでソース・ドレイ
ン間を走る電子を高速化させたＭＥＳＦＥＴを本出願人
は先に提案している。
ルフアライメント法を用いてゲートの寄生容量を減少さ
せ、ゲート電極の長さを短くすることでソース・ドレイ
ン間を走る電子を高速化させたＭＥＳＦＥＴを本出願人
は先に提案している。
４ｎ＋’のチップに１万６４２個のＦＥＴを集積して１
６Ｘ１６ビツト並列乗算器（論理ゲート数３１６８）の
ゲート当りの遅延時間は１５０〜１７０ピコ秒を得てい
る。
６Ｘ１６ビツト並列乗算器（論理ゲート数３１６８）の
ゲート当りの遅延時間は１５０〜１７０ピコ秒を得てい
る。
このようなＧａＡｓＭＥＳＦＥＴの製造方法は第１図（
八）〜（Ｄ）に示すようにタングステンシリサイド（Ｗ
Ｓｉ ）を用いたセルフアライメント手法を用いている
。
八）〜（Ｄ）に示すようにタングステンシリサイド（Ｗ
Ｓｉ ）を用いたセルフアライメント手法を用いている
。
先づ第１図（Ａ）に示すようにＧａＡｓの如き半絶縁性
基板１に選択注入によるｎ型のチャンネル領域２を形成
し、第１図（Ｂ）に示すように−Ｓｔによるゲート３を
ｎ型のチャンネル領域２上に形成する。ＷＳｉのゲート
３をマスクするセルフアライメント方式により第１図（
Ｃ）に示すように高濃度シリコンを注入し、ソース及び
ドレイン電極とのオーミックコンタクトをとるためのソ
ース及びドレイン領域となるｎ＋層４を形成するため、
更に第り図（Ｄ）に示すようにＳｉＯ２層５を形成して
から８００°Ｃで１０分間のアニーリングによってＭＥ
ＳＦＥＴを構成している。
基板１に選択注入によるｎ型のチャンネル領域２を形成
し、第１図（Ｂ）に示すように−Ｓｔによるゲート３を
ｎ型のチャンネル領域２上に形成する。ＷＳｉのゲート
３をマスクするセルフアライメント方式により第１図（
Ｃ）に示すように高濃度シリコンを注入し、ソース及び
ドレイン電極とのオーミックコンタクトをとるためのソ
ース及びドレイン領域となるｎ＋層４を形成するため、
更に第り図（Ｄ）に示すようにＳｉＯ２層５を形成して
から８００°Ｃで１０分間のアニーリングによってＭＥ
ＳＦＥＴを構成している。
このような手法でゲート長２μで伝達コンダクタンス１
３０ミリシーメンス／■の特性を得ている。
３０ミリシーメンス／■の特性を得ている。
このように素子特性の向上を図るために短ゲート長化や
ソース・ゲート間又はソース・ドレイン間の寄生抵抗を
減少させる努力がなされているがゲート長の微細化等に
よりゲート長を０．５〜０．３μｍ迄短縮した高電子移
動度トランジスタが、電子通信学会技術研究報告ＥＤ８
２−１２７．第８７頁〜９０頁並びにＩ［ＩＩＭ、Ｔｅ
ｃｈ Ｄｉｇ第５９０頁１９８２年に記載され公知であ
る。
ソース・ゲート間又はソース・ドレイン間の寄生抵抗を
減少させる努力がなされているがゲート長の微細化等に
よりゲート長を０．５〜０．３μｍ迄短縮した高電子移
動度トランジスタが、電子通信学会技術研究報告ＥＤ８
２−１２７．第８７頁〜９０頁並びにＩ［ＩＩＭ、Ｔｅ
ｃｈ Ｄｉｇ第５９０頁１９８２年に記載され公知であ
る。
しかしながら、ゲート長を０．５〜０．３μｍ以下に短
縮した化合物半導体を得るには現在の製造方法では実現
できないのが現状であった。
縮した化合物半導体を得るには現在の製造方法では実現
できないのが現状であった。
（４）発明の目的
本発明は叙上の現状に鑑みなされたものであり、その目
的とするところは特に化合物半導体を用いるＦＥＴの短
ゲート化を図った半導体装置の製造方法を提供するにあ
る。
的とするところは特に化合物半導体を用いるＦＥＴの短
ゲート化を図った半導体装置の製造方法を提供するにあ
る。
（５）発明の構成
そして上記した目的は本発明によれば半絶縁性基板にチ
ャンネル層を形成し、該チャンネル層に絶縁膜を形成し
て、該絶縁膜をパターニングしてゲート電極形成のため
の壁を形成し、該壁と上記チャンネル層上に高融点金属
を被着し全面エツチングを行なうことで上記壁の側壁の
みに高融点金属を残し、上記半絶縁性基板をエツチング
して上記高融点金属をマスクとして該高融点金属の両側
の上記半絶縁性基板上に組成０異なる化合物半導 。
ャンネル層を形成し、該チャンネル層に絶縁膜を形成し
て、該絶縁膜をパターニングしてゲート電極形成のため
の壁を形成し、該壁と上記チャンネル層上に高融点金属
を被着し全面エツチングを行なうことで上記壁の側壁の
みに高融点金属を残し、上記半絶縁性基板をエツチング
して上記高融点金属をマスクとして該高融点金属の両側
の上記半絶縁性基板上に組成０異なる化合物半導 。
体層を分離して形成することを特徴とする半導体装置の
製造方法を提供することで達成される。
製造方法を提供することで達成される。
（６）発明の実施例
以下、本発明の半導体装置の製造方法を図面によって詳
記する。
記する。
° 第２図は本発明にて特に対象とする所のホットエレ
クトロンを利用する高速トランジスタのエネルギーバン
ド構造説明図、第３図（Ａ）〜（Ｌ）は本発明の半導体
装置の製造方法の工程を示す側断面図である。
クトロンを利用する高速トランジスタのエネルギーバン
ド構造説明図、第３図（Ａ）〜（Ｌ）は本発明の半導体
装置の製造方法の工程を示す側断面図である。
第２図においてｎｔｌ ＧａＡｓ層 ｎ −ＧａＡｓ層
ｎ” −ＧａＡｓの三層構造を考えた場合ｎ”−Ｉ
ＧａＡｓ層のエネルギー準位Ｅがｎｔ−ＧａＡｓ層に比
べて高いので上記ｎ！−ＡβＧａＡｓｆｉｉから注入さ
れた電子はホットエレクトロンとして高速に加速され０
゜１５〜０．２５μｍのゲート長であるｎ−ＧａＡｓ領
域をパリスティックに近い高速で通り抜けてｎｆ−Ｇａ
Ａｓ層に達するこのため極めて伝達コンダクタンスｇ１
１１の大きいＦＥＴを構成出来るのでＩＣ化した時の速
度を上げることが出来、高周波特性を改善することが可
能となる。
ｎ” −ＧａＡｓの三層構造を考えた場合ｎ”−Ｉ
ＧａＡｓ層のエネルギー準位Ｅがｎｔ−ＧａＡｓ層に比
べて高いので上記ｎ！−ＡβＧａＡｓｆｉｉから注入さ
れた電子はホットエレクトロンとして高速に加速され０
゜１５〜０．２５μｍのゲート長であるｎ−ＧａＡｓ領
域をパリスティックに近い高速で通り抜けてｎｆ−Ｇａ
Ａｓ層に達するこのため極めて伝達コンダクタンスｇ１
１１の大きいＦＥＴを構成出来るのでＩＣ化した時の速
度を上げることが出来、高周波特性を改善することが可
能となる。
５−
このようなゲート長が０．１５〜０．２５μｍのＮＥＴ
の製造方法を第３図（Ａ）〜（Ｉ、）に詳記する。
の製造方法を第３図（Ａ）〜（Ｉ、）に詳記する。
先づ、第３図（Ａ）に示すように基板として半絶縁性Ｇ
ａＡｓ６を選択し、第３図（Ｂ）に示すようにチャンネ
ル層となる１層７をイオン注入等により形成する。
ａＡｓ６を選択し、第３図（Ｂ）に示すようにチャンネ
ル層となる１層７をイオン注入等により形成する。
次に第３図（Ｃ）に示すように０層７上に二酸化シリコ
ン（ＳｉＯ２）をデポジションした後に第３図（Ｄ）に
示すようにパターニングをしてゲート電極形成のための
壁８ａをＣｌＩＦ５のようなガス９でドライエツチング
すると壁８ａは略垂直に切り立ったものが得られる。こ
こで第３図（Ｅ）に示すように ＷＳｉ １０を０．１
５〜０．２５μｍ程度に全面にスパッタする。その後に
第３図（Ｆ）に示すようにフレオンガス（ＣＦ４＋０２
）で平行平板タイプのエツチング装置で一３ｉ １０を
エツチングするとＳｉＯ゛２層８の側壁８ａ部分のみに
ＷＳｉ １０ａが残る。次に第３図（Ｇ）に示すように
１層７の１２部分を約１０００人厚エツチングする。エ
ツチングした上から第３図（Ｉ）の如＜ ＭＯＣＶＤ法
によりｎｆ−八ｊｔ ＧａＡｓ層６− １３を全面に成長させる。この場合ＳｉＯ２膜の壁８ａ
上にはｎｒ−＾７！ＧａＡｓは付着しない。更に第３図
（Ｊ）の如＜ ５ｉ（ｈ腹側の壁８ａと０層７をエツチ
ングし次に第３図（Ｋ）に示すようにｎ”−Ａｆｆ Ｇ
ａＡｓ層１３及び基板６上にｎ＋−ＧａＡｓ層１４をＭ
ＯＣＶＤにより成長させて第３図（１，）に示すように
ｎｆ−ＧａＡｓ層１４上にソース・ドレイン用のオーミ
ック電極１５．１６を形成させてＦＥＴを形成させる。
ン（ＳｉＯ２）をデポジションした後に第３図（Ｄ）に
示すようにパターニングをしてゲート電極形成のための
壁８ａをＣｌＩＦ５のようなガス９でドライエツチング
すると壁８ａは略垂直に切り立ったものが得られる。こ
こで第３図（Ｅ）に示すように ＷＳｉ １０を０．１
５〜０．２５μｍ程度に全面にスパッタする。その後に
第３図（Ｆ）に示すようにフレオンガス（ＣＦ４＋０２
）で平行平板タイプのエツチング装置で一３ｉ １０を
エツチングするとＳｉＯ゛２層８の側壁８ａ部分のみに
ＷＳｉ １０ａが残る。次に第３図（Ｇ）に示すように
１層７の１２部分を約１０００人厚エツチングする。エ
ツチングした上から第３図（Ｉ）の如＜ ＭＯＣＶＤ法
によりｎｆ−八ｊｔ ＧａＡｓ層６− １３を全面に成長させる。この場合ＳｉＯ２膜の壁８ａ
上にはｎｒ−＾７！ＧａＡｓは付着しない。更に第３図
（Ｊ）の如＜ ５ｉ（ｈ腹側の壁８ａと０層７をエツチ
ングし次に第３図（Ｋ）に示すようにｎ”−Ａｆｆ Ｇ
ａＡｓ層１３及び基板６上にｎ＋−ＧａＡｓ層１４をＭ
ＯＣＶＤにより成長させて第３図（１，）に示すように
ｎｆ−ＧａＡｓ層１４上にソース・ドレイン用のオーミ
ック電極１５．１６を形成させてＦＥＴを形成させる。
尚第３図（Ｌ）は第３図（Ｋ）のＡ部拡大図を示してい
る。
る。
（７）発明の効果
本発明は叙」二の如く構成したのでＳｉＯ２で作った壁
の側壁８ａにＷＳｉ １０ａの壁を形成したのでその下
部にゲートとして形成されるｎＦ３７のゲート長さｔを
０．１５〜０．２５μと極めて短く構成出来るのでｎ土
−Ａ７＋ＧａＡｓ層１３とｎ”−ＧａＡｓ層間のへテロ
接合部を形成するｎＮ１をホットエレクトロンはバリス
ティックに近い高速で通過しｇｍの高いＰＵＴが得られ
るものである。
の側壁８ａにＷＳｉ １０ａの壁を形成したのでその下
部にゲートとして形成されるｎＦ３７のゲート長さｔを
０．１５〜０．２５μと極めて短く構成出来るのでｎ土
−Ａ７＋ＧａＡｓ層１３とｎ”−ＧａＡｓ層間のへテロ
接合部を形成するｎＮ１をホットエレクトロンはバリス
ティックに近い高速で通過しｇｍの高いＰＵＴが得られ
るものである。
第１図（Ａ）〜（Ｄ）は従来のＭＩＥＳＦＥＴの製造工
程を示す路線的側断面図、第２図は本発明の原理構成を
説明するためのエネルギーバンド構造説明図、第３図（
八）〜（Ｌ）は本発明の半導体装置の製造方法の工程を
示す側断面図である。 １．６・・・基板 ２．７・・・０層 ３、１０．１０ａ ・・１１ｓｉ ４・・・ｎ＋層５、
・・・ＳｉＯ２層 ８・・・５Ｉｏ２１３・・ ・ ｎ
” Ａｊ！ ＧａＡｓ層 １４ ・ ・ ・ ｎｆ−Ｇ
ａＡｓ層１５．１６・・・ソース及びドレイン電極第１
図 第２図 第３ １１１ 第３し 第３図 手続補正書（十尤２ １、事件の表示 昭和５８年特許願第１１９０７３号 ３、補正をする者 事件との関係 特許出願人 住所 神奈川県用崎市中原区−にｌｊ−田中１０１５番
地（５２２）名称富士通株式会社 ４ 代 理 人 住所 神奈川県用崎市中原区上小ｌ１
１中１０１５番地電話川崎（０４４） ７７７−１１１
１ （内線２６３０）■）明細書第８頁、第３行目に「
第３図（Ａ）〜（Ｌ）」とあるのを［第３図（Ａ）〜（
Ｋ）と補正する。 ２）図面中筒３図の分図番号を別紙添付の通り整理する
。即ち（１）を（Ｈ）と補正し以下、（Ｊ）〜（Ｌ）を
（Ｉ）〜（Ｋ）と繰り上げる。 但し、内容に変更なし
。
程を示す路線的側断面図、第２図は本発明の原理構成を
説明するためのエネルギーバンド構造説明図、第３図（
八）〜（Ｌ）は本発明の半導体装置の製造方法の工程を
示す側断面図である。 １．６・・・基板 ２．７・・・０層 ３、１０．１０ａ ・・１１ｓｉ ４・・・ｎ＋層５、
・・・ＳｉＯ２層 ８・・・５Ｉｏ２１３・・ ・ ｎ
” Ａｊ！ ＧａＡｓ層 １４ ・ ・ ・ ｎｆ−Ｇ
ａＡｓ層１５．１６・・・ソース及びドレイン電極第１
図 第２図 第３ １１１ 第３し 第３図 手続補正書（十尤２ １、事件の表示 昭和５８年特許願第１１９０７３号 ３、補正をする者 事件との関係 特許出願人 住所 神奈川県用崎市中原区−にｌｊ−田中１０１５番
地（５２２）名称富士通株式会社 ４ 代 理 人 住所 神奈川県用崎市中原区上小ｌ１
１中１０１５番地電話川崎（０４４） ７７７−１１１
１ （内線２６３０）■）明細書第８頁、第３行目に「
第３図（Ａ）〜（Ｌ）」とあるのを［第３図（Ａ）〜（
Ｋ）と補正する。 ２）図面中筒３図の分図番号を別紙添付の通り整理する
。即ち（１）を（Ｈ）と補正し以下、（Ｊ）〜（Ｌ）を
（Ｉ）〜（Ｋ）と繰り上げる。 但し、内容に変更なし
。
Claims (1)
- 半絶縁性基板にチャンネル層を形成し、該チャンネル層
に絶縁膜を形成して、該絶縁膜を、＜ターニングしてゲ
ート電極形成のための壁を形成シ、該壁と上記チャンネ
ル層上に高融点金属を被着し全面エツチングを行なうこ
とで上記壁の側壁のみに高融点金属を残し、上記半絶縁
性基板をエツチングして上記高融点金属をマスクとして
該高融点金属の両側の上記半絶縁性基板上に組成の異な
る化合物半導体層を分離して形成することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119073A JPS6010784A (ja) | 1983-06-30 | 1983-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119073A JPS6010784A (ja) | 1983-06-30 | 1983-06-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6010784A true JPS6010784A (ja) | 1985-01-19 |
| JPH058590B2 JPH058590B2 (ja) | 1993-02-02 |
Family
ID=14752209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58119073A Granted JPS6010784A (ja) | 1983-06-30 | 1983-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010784A (ja) |
-
1983
- 1983-06-30 JP JP58119073A patent/JPS6010784A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH058590B2 (ja) | 1993-02-02 |
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