JPS6010397B2 - サンプル・ホ−ルド回路 - Google Patents

Description

【発明の詳細な説明】 本発明は入力信号をスイッチ素子によって所定時間に抽
出し、抽出信号を一時記憶するサンプル・ホールド回路
に関し、アナログ・ゲ−ト・スイッチの非線形性オン抵
抗に基く、ひずみを無くすと共に高速化を図ることを目
的とする。

サンプル・ホールド回路は、データ変換器に不可欠な構
成要素であり、特にＡＤ変換器に於いては、アナログ信
号系とディジタル処理部との間のインターフェイスとし
て重要である。

即ち、ＡＤ変換器の変換精度は、サンプル・ホールド回
路の特性によって左右される。一般的なサンプル・ホー
ルド回路は第１図に示すような構成である。

入力端子５に印加されたアナログ信号は、前鷹増幅器１
によってインピーダンス変換してアナｏグゲートスィッ
チ３に伝えられる。アナログゲートスイッチ３に加えら
れるサンプリングパルス７によって、前記スイッチ３は
開閉を繰返し、ホールド容量４にサンプル（抽出）値が
蓄えられる。それを、高入力インピーダンス増幅器２に
よってインピーダンス変換し低出力インピーダンスで出
力端子６よりサンプル・ホールド信号を得る。サンプル
・ホールド回路の動作波形を第２図ａ〜ｃに示す。

同図ａはアナログ入力信号を示し、同図ｂはサンプリン
グパルスを示す。そして同図ｃはサンプル・ホールド信
号を示す。サンプル・ホールド回路で従来より問題にさ
れている点は、第２図ｃに示すサンプリング状態ａの入
力信号に対する追従性である。この追従性が悪いと、同
図のホールド状態ｂに於ける精度も悪く、ＡＤ変換器の
変換精度を悪化させる。追従性は、第１図に示すアナロ
グゲートスイッチ３の非線形に依存する。例えば、アナ
ログゲートスイッチ３にＭＯＳトランジスタあるいは接
合型ＦＥＴを用いれば、基板バイアス効果でオン抵抗が
アナログ信号電圧の大きさによって変化する。そのため
、追従性が悪くひずみを生じる原因になる。また、同ス
イッチ３にバイポーラトランジスタあるいはダイオード
ブリッジを用いると駆動電流による誤蔓蓋が生じる。こ
れらの欠陥を補うために、種々の帰還方式が提案されて
いる。その提案例を第３図及び第４図に示す。

第３図はアナログゲートスイッチ３，４を用いて演算増
幅器１に帰還を掛けるものであり、ホールド容量６より
見たアナログゲートスイッチ３，４のオン抵抗を低下さ
せるものである。同図の抵抗５は、スイッチ３，４がオ
フとしたとき、演算増幅器１がラッチアップしないため
の帰還抵抗である。第４図は出力端子８より演算増幅器
１の入力端子へ帰還を掛けることにより追従性の改善を
図っている。そして、スイッチ３がオフしたとき演算増
幅器１がラツチアツプしないようにダイオード５，６で
クランブを施している。これらの回路に共通な事は、共
に帰還を掛けることにより、基板バイアス効果によるオ
ン抵抗の変動を軽減させようとするものであり、本質的
にこの変動を醸すことができない。

更に、第４図に示す方式では、クランプダィオード５，
６の順方向電圧間で演算増幅器７が振動し、動作状態の
過渡期にスパイクを生じ、これが立上り速度を悪化する
。

以上の如く、第５図にその基本形を示すようにアナログ
ゲートスイッチを介してホールド容量へ充放電させる形
式のサンプル・ホールド回路では前記アナログ・ゲート
スイッチの特性の影響を直接受けることになり、本質的
特性の改善を望めない。

本発明は以上のような点から、従釆のアナログゲート・
スイッチを備えたサンプル・ホールド回路の基本形より
脱却した、ひずみ無く高速化を図った新しい構成のサン
プル・ホールド回路を提供するものである。

本発明による一実施例の構成図を第６図に示し、以下同
図に従って本発明を説明する。

第６図に示すトランジスタ１，４は、アクティブ負荷形
式の差動増幅器を構成する。

即ち、トランジスター，２が増幅素子として働き、トラ
ンジスタ３，４が負荷素子として働く。該差動増幅器の
出力は、トランジスタ２及びトランジスタ４の共通接続
されたコレクタ電極より取り出される。

トランジスタ１，２に供聯合される電流はトカレントミ
ラー接続したトランジスタ１１及びトランジスタ９によ
って与えられる。更に、この電流は、トランジスタ６及
び７によって構成される電流スイッチによって開閉され
る。即ち、トランジスタ１５に、サンプリングパルスＳ
Ｐが印加されると、抵抗１４により直流・レベルシフト
され、このサンプリングパルスＳＰは、前記電流スイッ
チのトランジスタ６に伝達される。サンプリングパルス
ＳＰが伝達されると、トランジスタ６はオフする。した
がって、トランジスタ９によって供Ｖ給される電流は、
オンしているトランジスタ７を通って、前記差敷増幅器
へバイアス電流として供孫台される。一方、前記差動増
幅器の出力は、高入力インピーダンス素子５、すなわち
ＭＯＳ型トランジスタまたは接合型電界効果トランジス
タ等によって増幅される。（この場合、増幅率は特に考
慮する必要はない。）更に、前記高入力インピーダンス
素子５による増幅出力は、前記差動増幅器の入力端子ト
ランジスタ２のベースへ負帰還される。ホールド容量１
６は、前記差動増幅器の出力部に接続される。以上の構
成によって、トランジスタ１〜４及びＭＯＳ型トランジ
スタ５は、利得１の電圧フオロワ回路を形成し、トラン
ジスタ１のベース電極に印加したアナログ入力信号Ｖｉ
ｎは、トランジスタ２のベース電極及びＭＯＳ型トラン
ジスタ５のソース電極より、位相反転せずにＶ側として
Ｖ１ｎそのままが出力される。

すなわち、このように電圧フオロヮ回路は、インピーダ
ンス変換を行うのである。ところで、サンプリングパル
スＳＰがトランジスタ１５に印加されれば、アナ。

グ入力信号Ｖｉｎはそのまま出力端ＯＵＴにＶｉｎとし
て出力される。このとき、ホールド容量１６には、アナ
ログ入力信号電圧Ｖ，ｎよりもＭＯＳトランジスタ５の
ゲートしき値電圧Ｖ山だけ高い電圧が蓄積されている。
サンプリングパルスＳＰの印加が停止すればトランジス
タ１及び２へバイアス電流の供給が止まる。それゆえ、
アナログ入力信号の増幅は停止するが、高インピーダン
ス点である前記差動増幅器の出力端子に接続されている
ホールド容量１６の蓄積電荷量は、高入力インピーダン
スであるゆえに変化することがない。それゆえ、ＭＯＳ
型トランジスタ５のソース電極には、前記ホールド容量
の蓄積電圧より該ＭＯＳ型トランジスタのしき値電圧Ｖ
ｔｈを引いた値Ｖｉｎに保持される。第７図ａ〜ｃは、
サンプリングパルス、アナログ入力信号、およびサンプ
ル・ホールド波形を示す。以上に説明した如く、本発明
によるサンプル・ホールド回路は、高利得の差動増幅回
路に負帰還を施し、特性の改善を向上させると共に、ホ
ールド容量への充放電はアナログゲートスイッチに依ら
ないため、従来のスイッチ素子に基因する基板バイアス
効果によるひずみ発生を防ぐことができる。更に、従来
、高利得の差動増幅器には発振防止のため位相補償容量
を付加するのが通例であるが、本発明によるサンプル・
ホールド回路では、ホールド容量が前記位相補償容量を
も兼用する。そして、前記差動増幅器の高インピーダン
スの出力部に存在するストレー容量も、前記ホールド容
量に並列に接続され吸収されるため、ストレー容量によ
るスピード低下の影響を遮ることができ、高速サンプル
ホールド回路が実現できる。

【図面の簡単な説明】

第１図は従来のサンプル・ホールド回路構成図、第２図
ａ〜ｃは従来の匁点を説明するめのアナログ入力信号波
形、サンプリングパルス波形、およびサンプル・ホール
ド波形を示す図、第３図、および第４図は特性改善をし
た従釆のサンプルホールド回路を示す図、第５図はサン
プル・ホールド回路の基本形を示す図、第６図は本発明
のサンプル・ホールド回路の一実施例を示す回路図、第
７図ａ〜ｃは同実施例の各部の波形図である。 １〜４・・・・・・差動増幅器構成用トランジスタ、５
……ＭＯＳトランジスタ、６，７……電流スイッチ構成
用トランジスタ、８〜１１・・・・・・定電流源構成用
トランジスタ、１２〜１４・…・・抵抗、１５・・・・
・・サンプリングパルス入力用トランジスタ、１６．．
・．．・ホールド容量。 第１図 第２図 第３図 第４図 第５図 第６図 第７図

Claims (1)

【特許請求の範囲】
1. １ パルス信号によって一定電流が供給・遮断せられる
   定電流源スイツチと、エミツタ電極が共通接続せられた
   第１のトランジスタ対と、前記第１のトランジスタ対と
   逆極性でカレントミラー接続せられた第２のトランジス
   タ対と、高入力インピーダンス増幅器と、ホールド容量
   と、電圧源とを有し、前記電圧源に前記第２のトランジ
   スタ対のエミツタ電極を接続し、前記第１のトランジス
   タ対のコレクタ電極を前記第２のトランジスタ対のコレ
   クタ電極に各々接続し、前記第１のトランジスタ対のエ
   ミツタ電極を前記電流源スイツチ接続して差動増幅器を
   構成し、前記差動増幅器の出力端子に前記ホールド容量
   を接続すると共に前記高入力インピーダンス増幅器を接
   続し、前記高入力インピーダンス増幅器の出力端子を前
   記差動増幅器の逆相入力端子に接続してなり、前記差動
   増幅器の同相入力端子に印加したアナログ入力信号を、
   前記パルス信号によって前記ホールド容量で抽出保持し
   た出力を、前記高入力インピーダンス増幅器の出力器の
   出力端子より得ることを特徴とするサンプル・ホールド
   回路。