JPS5911997B2 - 信号サンプリング回路 - Google Patents
信号サンプリング回路Info
- Publication number
- JPS5911997B2 JPS5911997B2 JP56081805A JP8180581A JPS5911997B2 JP S5911997 B2 JPS5911997 B2 JP S5911997B2 JP 56081805 A JP56081805 A JP 56081805A JP 8180581 A JP8180581 A JP 8180581A JP S5911997 B2 JPS5911997 B2 JP S5911997B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- amplifier
- output
- sampling
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
- G11C27/026—Sample-and-hold arrangements using a capacitive memory element associated with an amplifier
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
Landscapes
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は、信号サンプリング回路、特に絶縁ゲート型ト
ランジスタを含むサンプリング手段を用いて入力信号に
おける２点間のレベル差信号を得る回路に関する。
ランジスタを含むサンプリング手段を用いて入力信号に
おける２点間のレベル差信号を得る回路に関する。
１０絶縁ゲート型トランジスタ（その代表的なものはＭ
ＯＳトランジスタであるから、以下単にＭＯＳトランジ
スタということにする。
ＯＳトランジスタであるから、以下単にＭＯＳトランジ
スタということにする。
）は、あらゆる形式の回路技術に広く使用される。一般
的にいえば、ＭＯＳトランジスタは、接合型電界効１５
果トランジスタに比べた場合、ゲート及びドレイン間の
電極間キャパシタンスが小さく且つオン状態で順方向抵
抗が低いという利点がある。しかし、スイッチング又は
サンプリング回路に使用して、これらのＭＯＳトランジ
スタをオフ状２０態からオン状態に又はその逆に切換え
るとき、普通ＭＯＳトランジスタの電極間キャパシタン
スによつて発生するスパイクノイズを伴う欠点がある。
的にいえば、ＭＯＳトランジスタは、接合型電界効１５
果トランジスタに比べた場合、ゲート及びドレイン間の
電極間キャパシタンスが小さく且つオン状態で順方向抵
抗が低いという利点がある。しかし、スイッチング又は
サンプリング回路に使用して、これらのＭＯＳトランジ
スタをオフ状２０態からオン状態に又はその逆に切換え
るとき、普通ＭＯＳトランジスタの電極間キャパシタン
スによつて発生するスパイクノイズを伴う欠点がある。
更に、スパイクノイズに関連して出力信号にはオフセッ
ト電圧が生じ、かかぬオフセット電圧は２５ＭＯＳトラ
ンジスタと共に使用する装置の総合感度を減少させる。
スパイクノイズを補償してオフセット電圧を減らすため
、ディスクリート素子を使用するのが普通である。しか
し、これらの素子は、熱及び長時間の使用により不安定
となり平衡３０を困難にする。従来技術において、ＭＯ
Ｓトランジスタに関連する上述の欠点は多くの方法で除
去された。
ト電圧が生じ、かかぬオフセット電圧は２５ＭＯＳトラ
ンジスタと共に使用する装置の総合感度を減少させる。
スパイクノイズを補償してオフセット電圧を減らすため
、ディスクリート素子を使用するのが普通である。しか
し、これらの素子は、熱及び長時間の使用により不安定
となり平衡３０を困難にする。従来技術において、ＭＯ
Ｓトランジスタに関連する上述の欠点は多くの方法で除
去された。
かかる方法の１つは、ウイリアム・カミンスキーの米国
特許第３６４６３６４号に記載される如く、抵３５抗器
及び差動増幅器を用いて電極間キャパシタンスの作用を
平等に分布させ、その結果を零にすることである。他の
方法は、シンイチ・チヤシそのクｑｌ−他の米国特許第
３６３６３７８号に記載される如く、直並列型式の回路
を設けてスパイクノイズによるオフセツト電圧を除去す
ることである。
特許第３６４６３６４号に記載される如く、抵３５抗器
及び差動増幅器を用いて電極間キャパシタンスの作用を
平等に分布させ、その結果を零にすることである。他の
方法は、シンイチ・チヤシそのクｑｌ−他の米国特許第
３６３６３７８号に記載される如く、直並列型式の回路
を設けてスパイクノイズによるオフセツト電圧を除去す
ることである。
更に他の方法は、ダラス・エム・バウアの米国特許第３
５６４２８８号に記載される如く、基板とＭＯＳトラン
ジスタの電極間で実効電流の導通を内部的に防止するこ
とである。前述の電極間キヤパシタンスによる帰還のた
め、ＭＯＳトランジスタは高周波で不安定になることも
また周知である。
５６４２８８号に記載される如く、基板とＭＯＳトラン
ジスタの電極間で実効電流の導通を内部的に防止するこ
とである。前述の電極間キヤパシタンスによる帰還のた
め、ＭＯＳトランジスタは高周波で不安定になることも
また周知である。
従来技術において、これは共通のドレイン及びソースに
接続された同調端子（Ｔｕｎｉｎｇｔｅｒｍｉｎａｌ）
を設けて克服された。それによつて電極間キヤパシタン
スは中和できる。本発明は、サンプリングされる入力信
号をサンプリングされた信号に直接関係するトリガパル
スに応じて２回サンプリングすることにより、ＭＯＳト
ランジスタ回路に関連する前述の欠点を克服している。
したがつて、本発明の１つの目的は、広周波数帯域且つ
広振幅範囲の入力信号における２点間のレベル差信号が
得られる信号サンプリング回路を提供することである。
接続された同調端子（Ｔｕｎｉｎｇｔｅｒｍｉｎａｌ）
を設けて克服された。それによつて電極間キヤパシタン
スは中和できる。本発明は、サンプリングされる入力信
号をサンプリングされた信号に直接関係するトリガパル
スに応じて２回サンプリングすることにより、ＭＯＳト
ランジスタ回路に関連する前述の欠点を克服している。
したがつて、本発明の１つの目的は、広周波数帯域且つ
広振幅範囲の入力信号における２点間のレベル差信号が
得られる信号サンプリング回路を提供することである。
本発明の他の目的は、簡単な回路構成で正確且つ高安定
度の信号サンプリング回路を提供することである。
度の信号サンプリング回路を提供することである。
以下、図面を参照しながら本発明を実施例に基き具体的
に説明する。
に説明する。
第１図において、サンプリングされる入力信号Ｉｎは、
入力端子Ａと接地端子Ｂ間に印加され、高入力インピー
ダンス且つ低出力インピーダンスのバツフア増幅器５の
非反転…入力端子へ印加される。
入力端子Ａと接地端子Ｂ間に印加され、高入力インピー
ダンス且つ低出力インピーダンスのバツフア増幅器５の
非反転…入力端子へ印加される。
増幅器５の出力端子は、その反転（ニ）入力端子に接続
されると共に、サンプリング手段の一部をなすＭＯＳト
ランジスタ７の入力端、すなわちソース６に接続される
。ＭＯＳトランジスタ７のゲート８は後述の論理段２５
で制御される励振パルス電圧ｇの電源に接続され、基体
電極ｖには一定バイアス電圧Ｖｄが供給される。トレー
７９は、比較的小容量のキヤパシタ１０の非接地端と高
入力インピーダンスの増幅器１１の非反転…入力端子と
に接続される。キヤパシタ１０は、ＭＯＳトランジスタ
７のオフ期間中サンプリングされた信号レベル（すなわ
ちサンプル）の記憶に使用され、ＭＯＳトランジスタ７
の導電抵抗と共に高周波レスポンスを決める。したがつ
て、キヤパシタ１０の値は、例えば７０ピコフアラツド
位に小さくなければならない。更に、第１図には、上記
ゲート８とドレイン９の間に配置されたキヤバシタＣｇ
ｄ（点線）を示す。ＭＯＳトランジスタ７の電極間キヤ
パシタンスＣｇｄは、負荷に励振パルス電圧Ｖｇを静電
的に誘起する。キヤパシタＣｇｄは普通約１ピコフアラ
ツドの極めて小さい値の浮遊容量であるため、励振パル
ス電圧ｇは普通微分されてスパイクノイズとなる。スパ
イクノイズ電圧の大きさは普通それぞれ異なるので、本
明細書の最初に述べたオフセツト電圧の原因となる。増
幅器１１は、ＭＯＳトランジスタ７、キヤパシタ１０と
次段との間のバツフアとして働く。次に、上記増幅器１
１の出力端子は、それぞれその増幅器１１の反転（ニ）
入力端子に接続されると共に、低ドリフトの第１演算増
幅器１２の非反転…入力端子及び低ドリフトの第２演算
増幅器１３の非反転（ト）入力端子に接続される。
されると共に、サンプリング手段の一部をなすＭＯＳト
ランジスタ７の入力端、すなわちソース６に接続される
。ＭＯＳトランジスタ７のゲート８は後述の論理段２５
で制御される励振パルス電圧ｇの電源に接続され、基体
電極ｖには一定バイアス電圧Ｖｄが供給される。トレー
７９は、比較的小容量のキヤパシタ１０の非接地端と高
入力インピーダンスの増幅器１１の非反転…入力端子と
に接続される。キヤパシタ１０は、ＭＯＳトランジスタ
７のオフ期間中サンプリングされた信号レベル（すなわ
ちサンプル）の記憶に使用され、ＭＯＳトランジスタ７
の導電抵抗と共に高周波レスポンスを決める。したがつ
て、キヤパシタ１０の値は、例えば７０ピコフアラツド
位に小さくなければならない。更に、第１図には、上記
ゲート８とドレイン９の間に配置されたキヤバシタＣｇ
ｄ（点線）を示す。ＭＯＳトランジスタ７の電極間キヤ
パシタンスＣｇｄは、負荷に励振パルス電圧Ｖｇを静電
的に誘起する。キヤパシタＣｇｄは普通約１ピコフアラ
ツドの極めて小さい値の浮遊容量であるため、励振パル
ス電圧ｇは普通微分されてスパイクノイズとなる。スパ
イクノイズ電圧の大きさは普通それぞれ異なるので、本
明細書の最初に述べたオフセツト電圧の原因となる。増
幅器１１は、ＭＯＳトランジスタ７、キヤパシタ１０と
次段との間のバツフアとして働く。次に、上記増幅器１
１の出力端子は、それぞれその増幅器１１の反転（ニ）
入力端子に接続されると共に、低ドリフトの第１演算増
幅器１２の非反転…入力端子及び低ドリフトの第２演算
増幅器１３の非反転（ト）入力端子に接続される。
上記第１及び第２演算増幅器の出力端子は、それぞれ第
１スイツチ１４及び第２スイツチ１５に接続される。演
算増幅器１２及び１３は、上記増幅器１１を通る入力信
号Ｖｉｎを表わす電圧の増幅に使用され、且つ上記第１
及び第２スイツチ１４，１５とその前の回路との間のバ
ツフア増幅器として働く。スイツチ１４及び１５の他の
側は、他端が接地された誘電吸収の低いキヤパシタ１６
及び１７の一端とソースフオロワ１８及び１９とにそれ
ぞれ接続される。キヤパシタ１６及び１７は、それぞえ
第１及び第２記憶手段となる。スイツチ１４及び１５は
、普通のスイツチのように図示したが、実際の回路では
能動装置等を利用して電子的に行なつても良い。スイツ
チ１４及び１５は、第１増幅器１２を通つて増幅された
電圧、又は第２増幅器１３を通つて増幅された電圧の何
れをいつ出力増幅器２４に加えるかを選択する。キヤパ
シタ１６及び１７は、それぞれスイツチ１４及び１５を
通る任意の増幅された電圧を記憶する。ソースフオロワ
１８及び１９の入力インピーダンスは高いので、キヤパ
シタ１６及びキヤパシタ１７の記憶時間は極めて長い。
更に、ソースフオロワ１８及び１９は、それぞれキヤパ
シタ１６及び１７で記憶された任意電圧に従つて出力増
幅器２４を駆動する。ソースフオロワ１８及び１９の出
力端は、それぞれ上記第１演算増幅器１２及び上記第２
演算増幅器１３の反転（ニ）入力端子に接続される。ま
た、ソースフオロワ１８及び１９の出力端子は抵抗器２
０及び２１に接続され、それら抵抗器の他端はそれぞれ
抵抗器２２及び２３に接続される。抵抗器２０，２１，
２２及び２３は同じ抵抗値を有し、その理由は後述する
。抵抗器２０，２２及び抵抗器２１，２３の接続点の間
には高利得の出力増幅器２４が配置され、その非反転…
入力端子は抵抗器２０，２２の接続点に接続され、その
反転（ニ）入力端子は抵抗器２１，２３の接続点に接続
される。上記出力増幅器の出力端子は抵抗器２３の他端
に接続され、出力端子Ｃと接地端子Ｄ間に出力電圧０ｕ
ｔを与える。上記出力増幅器の出力端子Ｃは、Ａ−Ｄコ
ンバータに接続される。前に述べたように、キヤパシタ
，．１０の値は高周波の良好なレスポンスを得るため小
さい。しかし、キヤパシタ１０は小さいので、記憶の継
続時間が短い。サンプル・ホールド回路は、代表的なＡ
一Ｄコンバータに対して約７０ミリセコンド程度の十分
長い時間記憶する必要があるので、別の記憶手段１６及
び１７、したがつて別のサンプルが必要である。サンプ
リングは、トリガパルスに応じて行なわれる。
１スイツチ１４及び第２スイツチ１５に接続される。演
算増幅器１２及び１３は、上記増幅器１１を通る入力信
号Ｖｉｎを表わす電圧の増幅に使用され、且つ上記第１
及び第２スイツチ１４，１５とその前の回路との間のバ
ツフア増幅器として働く。スイツチ１４及び１５の他の
側は、他端が接地された誘電吸収の低いキヤパシタ１６
及び１７の一端とソースフオロワ１８及び１９とにそれ
ぞれ接続される。キヤパシタ１６及び１７は、それぞえ
第１及び第２記憶手段となる。スイツチ１４及び１５は
、普通のスイツチのように図示したが、実際の回路では
能動装置等を利用して電子的に行なつても良い。スイツ
チ１４及び１５は、第１増幅器１２を通つて増幅された
電圧、又は第２増幅器１３を通つて増幅された電圧の何
れをいつ出力増幅器２４に加えるかを選択する。キヤパ
シタ１６及び１７は、それぞれスイツチ１４及び１５を
通る任意の増幅された電圧を記憶する。ソースフオロワ
１８及び１９の入力インピーダンスは高いので、キヤパ
シタ１６及びキヤパシタ１７の記憶時間は極めて長い。
更に、ソースフオロワ１８及び１９は、それぞれキヤパ
シタ１６及び１７で記憶された任意電圧に従つて出力増
幅器２４を駆動する。ソースフオロワ１８及び１９の出
力端は、それぞれ上記第１演算増幅器１２及び上記第２
演算増幅器１３の反転（ニ）入力端子に接続される。ま
た、ソースフオロワ１８及び１９の出力端子は抵抗器２
０及び２１に接続され、それら抵抗器の他端はそれぞれ
抵抗器２２及び２３に接続される。抵抗器２０，２１，
２２及び２３は同じ抵抗値を有し、その理由は後述する
。抵抗器２０，２２及び抵抗器２１，２３の接続点の間
には高利得の出力増幅器２４が配置され、その非反転…
入力端子は抵抗器２０，２２の接続点に接続され、その
反転（ニ）入力端子は抵抗器２１，２３の接続点に接続
される。上記出力増幅器の出力端子は抵抗器２３の他端
に接続され、出力端子Ｃと接地端子Ｄ間に出力電圧０ｕ
ｔを与える。上記出力増幅器の出力端子Ｃは、Ａ−Ｄコ
ンバータに接続される。前に述べたように、キヤパシタ
，．１０の値は高周波の良好なレスポンスを得るため小
さい。しかし、キヤパシタ１０は小さいので、記憶の継
続時間が短い。サンプル・ホールド回路は、代表的なＡ
一Ｄコンバータに対して約７０ミリセコンド程度の十分
長い時間記憶する必要があるので、別の記憶手段１６及
び１７、したがつて別のサンプルが必要である。サンプ
リングは、トリガパルスに応じて行なわれる。
トリガパルスＴｇは、入力端子Ｅと接地端子Ｆ間で装置
に印加される。トリガパルスＴｇは論理Ｆ間で装置に印
加される。トリガパルスＴｇは論理段２５を駆動し、論
理段２５は、励振パルス電圧Ｖｇのタイミングを匍脚す
ると共にスイツチ１４及び１５のタイミングを制御する
回路を有する。論理段２５は、第２図に示したタイミン
グに従つて装置のタイミング匍脚を行なう任意の複数個
の回路でもよい。トリガ信号Ｔもまた論理段２５で発生
され、出力電圧ＶＯｕｔをデジタル化するためＡ−Ｄコ
ンバータをトリガする。論理段２５は、トリガパルスＴ
ｇの前縁．ＴＯ及び後縁Ｔ１において２回励振パルス電
圧ｇを発生する。
に印加される。トリガパルスＴｇは論理Ｆ間で装置に印
加される。トリガパルスＴｇは論理段２５を駆動し、論
理段２５は、励振パルス電圧Ｖｇのタイミングを匍脚す
ると共にスイツチ１４及び１５のタイミングを制御する
回路を有する。論理段２５は、第２図に示したタイミン
グに従つて装置のタイミング匍脚を行なう任意の複数個
の回路でもよい。トリガ信号Ｔもまた論理段２５で発生
され、出力電圧ＶＯｕｔをデジタル化するためＡ−Ｄコ
ンバータをトリガする。論理段２５は、トリガパルスＴ
ｇの前縁．ＴＯ及び後縁Ｔ１において２回励振パルス電
圧ｇを発生する。
励振パルス電圧ｇは、ＭＯＳトランジスタ７のゲート８
に加えられＭＯＳトランジスタ７をオフ状態にバイアス
する。つまり、入力信号は２回サンプリングされること
になる。スイツチ１４及び１５は、そのオフ期間中に閉
じるよう論理段２５によつて制御される。いま時点Ｔ。
及びＴ１における入力信号の瞬時レベルをそれぞれＶｉ
ｎＯ及びＶｉｎｌとすると、１回目のサンプリンノＣｇ
ｄ グ時にキヤパシタ１０にはＶｉｎＯ−Ｖｇ−が記ＣｌＯ
憶され、２回目のサンプリング時にはＶｉｎｌＣｇｄｇ
−が記憶される。
に加えられＭＯＳトランジスタ７をオフ状態にバイアス
する。つまり、入力信号は２回サンプリングされること
になる。スイツチ１４及び１５は、そのオフ期間中に閉
じるよう論理段２５によつて制御される。いま時点Ｔ。
及びＴ１における入力信号の瞬時レベルをそれぞれＶｉ
ｎＯ及びＶｉｎｌとすると、１回目のサンプリンノＣｇ
ｄ グ時にキヤパシタ１０にはＶｉｎＯ−Ｖｇ−が記ＣｌＯ
憶され、２回目のサンプリング時にはＶｉｎｌＣｇｄｇ
−が記憶される。
ここに、ＣｌＯはギアパンＣｌＯ．Ｃｇｄ
夕１０の容量である。
電圧ＶｉｎＯ−ーは、閉ＣｌＯじたスイツチ１４を経て
キヤパシタ１６に記憶保持され、ソースフオロワ１８を
介して出力増幅器２４の非反転（１）十力端子に印加さ
れる。
キヤパシタ１６に記憶保持され、ソースフオロワ１８を
介して出力増幅器２４の非反転（１）十力端子に印加さ
れる。
電圧ＩｎｌＣｇｄ一Ｖｇ− は、閉じたスイツチ１５を
経てギアＣｌＯパンタ１７に記憶保持され、ソースフオ
ロワ１９を介して出力増幅器２４の反転（ニ）入力端子
に印加される。
経てギアＣｌＯパンタ１７に記憶保持され、ソースフオ
ロワ１９を介して出力増幅器２４の反転（ニ）入力端子
に印加される。
スイツチ１４，１５は、増幅器１１、増幅器１２，１３
及びソースフオロア１８，１９が安定した後開かれる。
抵抗器２０，２１，２２及び２３は前述のように抵抗値
が等しいので、出力増幅器２４は減算をＣｇｄ行ない、
その出力信号ＶＯｕｔは、ＶｉｒｌＯ−Ｖｇ−ＣｌＯＣ
ｇｄ 一（Ｉｎｌ−Ｖｇ−）＝ＶｉｎＯ−Ｖｉｎ，となる。
及びソースフオロア１８，１９が安定した後開かれる。
抵抗器２０，２１，２２及び２３は前述のように抵抗値
が等しいので、出力増幅器２４は減算をＣｇｄ行ない、
その出力信号ＶＯｕｔは、ＶｉｒｌＯ−Ｖｇ−ＣｌＯＣ
ｇｄ 一（Ｉｎｌ−Ｖｇ−）＝ＶｉｎＯ−Ｖｉｎ，となる。
ＣｌＯこの０ｕｔは、２回目のサンプリングが終わつた
後で発生するトリガ信号ＶＴと共にＡ−Ｄコンバータに
印加される。
後で発生するトリガ信号ＶＴと共にＡ−Ｄコンバータに
印加される。
よつて、Ａ−Ｄコンバータに印加される出力電圧は、上
記スパイクノイズ、ＤＣオフセツト電圧がなく且つ温度
変化にも無関係である。上記説明から明らかな如く、本
発明の信号サンプリング回路は下記の顕著な効果を有す
る。
記スパイクノイズ、ＤＣオフセツト電圧がなく且つ温度
変化にも無関係である。上記説明から明らかな如く、本
発明の信号サンプリング回路は下記の顕著な効果を有す
る。
（イ）単一の高速サンプリング手段を有するので、制御
信号によるノイズ成分は、両サンプリング時点において
実質的に等しく差信号には現われない。（ロ）絶縁ゲー
ト型トランジスタの出力端キヤパシタは数１０ＰＦの微
小容量であるので、時定数が小さく高速サンプリングが
可能である。
信号によるノイズ成分は、両サンプリング時点において
実質的に等しく差信号には現われない。（ロ）絶縁ゲー
ト型トランジスタの出力端キヤパシタは数１０ＰＦの微
小容量であるので、時定数が小さく高速サンプリングが
可能である。
（ハ）ゲートドレイン間容量Ｃｇｄが大きく且つ出力端
キヤパシタ１０が小さく、したがつてゲート匍脚信号の
漏洩が大きくても、時間的に続く２つのサンプリング出
力の差動構成により、これを効果的に相殺できる。
キヤパシタ１０が小さく、したがつてゲート匍脚信号の
漏洩が大きくても、時間的に続く２つのサンプリング出
力の差動構成により、これを効果的に相殺できる。
甲 構成全体が簡単であり、測定結果が正確且つ安定で
ある。
ある。
第１図は本発明の実施例を示す略式回路図、第２図は第
１図のものの動作を説明するためのタイミング図である
。 １・・・・・・絶縁ゲート型トランジスタ、１０・・・
・・・キヤパシタ、Ｔ，ｌＯ・・・・・・サンプリング
手段、１４，１５・・・・・・スイツチング素子、１６
・・・・・・第１記憶手段、１１・・・・・・第２記憶
手段、２４・・・・・・減算手段、２５・・・・・・匍
脚手段。
１図のものの動作を説明するためのタイミング図である
。 １・・・・・・絶縁ゲート型トランジスタ、１０・・・
・・・キヤパシタ、Ｔ，ｌＯ・・・・・・サンプリング
手段、１４，１５・・・・・・スイツチング素子、１６
・・・・・・第１記憶手段、１１・・・・・・第２記憶
手段、２４・・・・・・減算手段、２５・・・・・・匍
脚手段。
Claims (1)
- １ 信号路に直列接続された絶縁ゲート型トランジスタ
及び該トランジスタの出力側に並列接続された微小キャ
パシタを有する単一の高速サンプリング手段と、それぞ
れ該高速サンプリング手段の出力側に接続されスイッチ
ング素子を含む第１及び第２記憶手段と、該両記憶手段
の両出力の差信号を得る減算手段と、上記絶縁ゲート型
トランジスタのゲート及び上記両記憶手段の上記スイッ
チング素子に時間的に関連付けられた制御信号を供給す
る制御手段とを具え、上記制御信号は、制御しうる２時
点で上記絶縁ゲート型トランジスタのゲートに印加され
て対応する時点の入力信号の第１及び第２瞬時値をサン
プリングすると共に、上記スイッチング素子を駆動して
それぞれ上記第１及び第２瞬時値を記憶させることを特
徴とする信号サンプリング回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US00360876A US3820033A (en) | 1973-05-16 | 1973-05-16 | Mos-fet sample and hold system for digitizing high frequency signals |
| US360876 | 1999-07-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57133595A JPS57133595A (en) | 1982-08-18 |
| JPS5911997B2 true JPS5911997B2 (ja) | 1984-03-19 |
Family
ID=23419750
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49053174A Expired JPS5740599B2 (ja) | 1973-05-16 | 1974-05-13 | |
| JP56081805A Expired JPS5911997B2 (ja) | 1973-05-16 | 1981-05-28 | 信号サンプリング回路 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49053174A Expired JPS5740599B2 (ja) | 1973-05-16 | 1974-05-13 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US3820033A (ja) |
| JP (2) | JPS5740599B2 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4001604A (en) * | 1975-04-25 | 1977-01-04 | The United States Of America As Represented By The Secretary Of The Army | Peak value detector |
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- 1981-05-28 JP JP56081805A patent/JPS5911997B2/ja not_active Expired
Also Published As
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|---|---|
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