JPS6010352A - デバツグ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）　発明の技術分野 この発明はコンピュータシステムにおけるプログラミン
グのあやまりを発見訂正覆るデバッグ回路に関するもの
である。

（２）　技術の背明 コンピュータシステムにおいて、複雑な障害の原因を調
べるには多くの時間と労力を必要とする。

その際有効な手段の一つにアドレスストップ機能がある
。この機能は各装置で処理される命令及びオペランドの
アドレスがレジスタの値と一致したときに停止状態又は
マニアルクロック状態になるものである。

かかる機能を制御する方法としては、レジスタの全ての
ピット群についてアドレスの一致チェックを行うもの、
オペレーションにＪ：ってアドレス一致検出を行うビッ
トあるいはピッ［へ群が決っているもの、ピッ１ル位置
を指定してアドレス一致検出を行いそれ以外のビットに
ついではアドレス一致検出を行わないものがあった。こ
の発明は、上記いずれの対応にお（プるアドレス一致検
出もできるうえ、レジスタにおける未使用のビットある
いはビット群についてもアドレス一致検出を行うことが
できるデバッグ回路に関している。

（３）従来技術の問題点 第１図は従来のデバッグ回路の一例を示す図である。こ
の図において符号１は比較アドレスを記ｔｎする３２ピ
ツトのレジスタである。符＠２はゲートするどットを記
憶する５ビツトのレジスタである。符号３はレジスタ１
の出力信号をデコーダしてゲート信号を作成する回路で
あって、レジスタヒ１における全ビット一致を検出する
か又は一部ピッ１〜群（例えば上位ビットのみ）につい
ての一致を検出するかのモード信号がデコーダされレジ
スタ２で示されるビットより下位の全てのピッ１〜に対
してグー１〜信号を作成する。符号４はイクスクルーシ
ブオア（ＥＯＲ）ゲートによって構成され、レジスタ１
における比較アドレスとアドレス入力端子Ａからの被検
出アドレスを比較するアドレス比較回路、５は負論理の
アンドゲート回路、６はインバータで構成した一致検出
回路である。

レジスタ１に設定されたアドレスはアドレス比較回路４
において被検出用のアドレス信号と比較される。ゲート
回路５ではデコーダ３がらの出力線によってグー１〜さ
れこのグー１〜回路５がらの出力が一致検出回路６に入
力してこの一致検出回路６により一致信号が作成される
。例えば、レジスタ２に：ライｈデータ１　（ＷＤｌ　
＞　とＬＴＯＯｏｌｌが書込まれ、この値がクロックイ
ネブール信号ＣＥＩによってレジスタ２に設定されてい
れば、デコーダ３からグー１〜信号によって、アドレス
比較回路４の出゛力の最下位３じ゛ット分の出力がゲー
ト回路５においてゲートされアドレス一致条件から除か
れる。このため、グー１〜回路５では、レジスタ１のＯ
ビットから２８ピツ１〜までのピッ１〜群についてアド
レス−数円のアンド操作が行われアドレス範囲指定に基
づくアドレス一致作動が行われる。尚レジスタ２に設定
される数値を変更することによりアドレス範囲の指定を
神々変えることができる。

しかしながらこのような方式をとったデバッグ回路にあ
っては、アドレスの範囲指定により常に下位の所定のア
ドレスが無視されることになるため柔軟な範囲指定がで
きないという不具合があった。例えばアドレス範囲指定
として下位アドレスを無視するのではなく上位アドレス
を無視したいとか、レジスタ１における任意のビットを
アドレス一致条件から除きたいという場合がある。この
ような時に上記従来の方式では対応できないのである。

又いろいろな試験を行っているときはレジスタ１に設定
されるアドレスを一種類のみにするのではなく何種類か
のアドレスでアドレス一致検出を行い、アドレス一致ス
トップ操作を行いたい場合がある。このような場合に上
記従来の方式のデバッグ装置では何個もの検出回路即ち
デバッグ回路が必要となる。このため構成が複雑になっ
たりコストが高くなったりする不具合がある。又レジス
タ１についてみてもアドレス一致条件から除かれたアド
レスピッ１〜は未使用の状態となるからレジスタの有効
利用の点からみて無駄がある。

（４）発明の目的 この発明は上記のような従来の問題点に鑑みてなされた
もので、その第１の目的は、アドレス−数構出用のアド
レス範囲をより一層柔軟に指定できるデバッグ回路を提
供することである。又、本発明の第２の目的は、アドレ
ス一致検出に用いるレジスタのビット群に指定した場合
における他のピット群群を用いて他のアドレス一致検出
を行い得るデバッグ回路を提供し、レジスタの有効利用
を図ることである。

（５）　発明の構成 この発明は上記目的を達成−リ−るために、デバッグ回
路に１１′３いて、アドレス保持用のレジスタと、この
レジスタに保持された比較アドレスと被検出アドレスと
の一致を検出する手段とを有し、両アドレスの一致を検
出して動作状態から停止状態に移るようにしたデバッグ
回路において、一致検出すべきアドレス範囲に対応する
上記レジスタのピッ１一群を指定する手段と、このビッ
ト群指定手段から除外された上記レジスタのじツ１〜群
について、当該レジスタに保持された他の比較アドレス
と他の被検出アドレスとの一致を検出する第２の手段と
を備えレジスタ中の未使用となったピット群を他のアド
レス−敷用レジスタとして用いるようにしたことを要旨
とするものである。

（６）発明の実施例 第２図は本ざｔ明の一実施例を示す図である。この実施
例にかかるデバッグ回路は、比較アドレスを記憶する４
０ピッ１−のレジスタ１１とこのレジスタ１１における
比較アドレスとアドレス入ツノ端子△ｌ。

Ａ１からの被検出アドレスどの比較を行うアドレス比較
回路４１．４２．４３と、それぞれのアドレス比較回路
４１．４２．４３からの信号が入力する負論理のアンド
ゲート５１．５２．５３と、レジスタ１１の上位２０ビ
ツト又は３２ビツトに対するアドレスの一致を検出する
アドレス−数構出回路６１と、レジスタ１１の下位２０
ビツトにだいするアドレスの一致を検出するアドレス−
数構出回路６３と、最終的なアドレスを検出する検出回
路７と、レジスタ１１の上位３２ピッ１−に対するアド
レス範囲指定用のマスク信号を設定するレジスタ２１ど
、レジスタ１１の下位２０ビツトに対するアドレス範囲
指定用のマスク信号を設定するレジスタ２２と、レジス
タ２１からの信号を受けてアンドグー１−５１．５２に
グー１−信号を発送するデコーダ３１とレジスタ２１が
らの信号をゲート２３を介して交番プアンドグー１−５
３にグー１−信号を発送するデコーダ３２とからなる。

レジスタ１１は、０番から３１番までの合計３２ピツ１
〜を使って比較アドレスを保持したり、あるいは４ｏピ
ッ１−を上位２０ビツトと下位２０ビツトとに分Ｇノ、
それぞれのビット群について個々のレジスタを構成して
使用できる様になっている。即ちレジスタ１１はｏ蛋か
ら１９番までのピッ１一群Ｂ１と、２０番から３１番ま
でのピッ１〜群Ｂ２、あるいは２０番から３９番までの
ヒツト群Ｂ３に分割使用可能となっている。そして従来
と同様レジスタ１１を３２ビツトのレジスタとして使用
するときはビット群Ｂ＋とビット群Ｂ２とを使って比較
アドレスの設定が行われる。この比較アドレスは、アド
レス比較回路４１．４２を使ってアドレス入力端子Ａ＋
　、Ａ２からの被検出アドレスと比較され一致検出回路
６１によってアドレスの一致検出が行われ、検出回路７
がら一致信号Ｓが出力される。

このようなアドレス−数構出操作におけるアドレス範囲
指定はレジスタ２１力＼ら発せられたマスク条件に基づ
くデコーダ３１からのゲート信号によって決定される。

レジスタ２１は８ビツトのレジスタが使われこのレジス
タ２１の各ビットはレジスタ１１の上位３２ごツ］〜に
対し４ビット単位のマスク条件を出力する。デコーダ３
１からのゲート信号は、アンドゲート５１．５２のいず
れにも入力するようになっているから、レジスタ１１の
０番から３１番までのピッ１〜のうち上位ビットあるい
は下位ビットのいずれに対してもマスク操作を行うこと
ができ、アドレス範囲指定が自由にできる。又一方、レ
ジスタ２２には５ビツトのレジスタが用いられ、このレ
ジスタ２２の各ビットはレジスタ１１の下位２０ビツト
に対し４ピッ１一単位のマスク条件を出す。

そして上で述べたように、レジスタ１１の０番から３１
番までのビットを使ってアドレスの一致検出を行う際に
レジスタ２１及びデコーダ３１からのゲート信号によっ
てレジスタ１１の２０番から３１番のピッＩ・がアドレ
ス範囲指定から除外された場合は、従来のデバッグ回路
によれば２０番から３９番までのビットが未使用ビット
どして存在する。ところが本発明のデバッグ装置では未
使用となっている２０番から３９番までのピッ１−を使
って他のレジスタを構成することができる。つまりレジ
スタ１１は０番から１９番までのピッ１一群Ｂ＋による
第１のレジスタ１１ａと２０番から３９番までのピッＩ
・群Ｂ３によって構成される第２のレジスタ１１ｂとに
分けることができる。そして第１のレジスタ１１ａには
ある一つの比較アドレスがライトデータＷＤｏとして書
込まれ又第２のレジスタ１１ｂには第２の比較アドレス
がライミルデータＷ　Ｄ　ｏとして書込まれ、それぞれ
クロックイネーブル信号ＣＥＯによりレジスタ１１ａ　
、　Ｉｌｂに保持される。そしてデバッグ回路ではレジ
スタ１１における第１のレジスタ１１ａと第２のレジス
タ１１ｂにお（）るそれぞれについてアドレス−数構出
が行われる。第１のレジスタＩｌａに書込まれた比較ア
ドレスはアドレス比較回路４１によってアドレス入力端
子Ａ１からの被検出アドレスと比較されアンドゲート５
１においてデコーダ３１からのゲート信号に基づくマス
キング操作が行われ、−数構出回路６１においてアドレ
スの一致検出が行われる。他方箱２のレジスタ１１ｂに
おけるビット群Ｂ３に設定された他の比較アドレスはア
ドレス比較回路４３においてアドレス入ツノ端子Ａ２か
らの他の被検出アドレスと比較され、アンドゲート５３
においてデコーダ３２からのゲート信号に基づいてマス
キング操作が行われ、第２の検出手段である一致検出回
路６３においてアドレスの一致検出が行われる。そして
−数構出回路６１．６３のうち少なくとも一方によって
アドレスの一致検出がなされた場合は最終的に検出回路
７から一致信号が発せられる。つまりこのデバッグ回路
ではレジスタ１１を第１及び第２のレジスタ１１ａ　、
　１１ｂに分けて使用し、それぞれのレジスタＩｌａ　
、　１１ｂのいずれかに設定された比較アドレスについ
てアドレスの一致がとれれば一致信号が出力されるため
、従来における如き一つのレジスタで一つの比較アドレ
スしか設定できずアドレス範囲指定して行った場合はア
ドレス指定から除外されたビットが未使用状態になると
いうことはなくなりレジスタの有効利用を図ることがで
きる。このため複数の比較アドレスに対してアドレス−
数構出を行い電算機システムにおける障害の原因を調べ
るにあたってアドレス一致ストップ操作を行うことがで
きるから、アドレス範囲指定を極めて柔軟に行うことが
できる。

勿論レジスタ１１をビット群Ｂ１とビット群Ｂ２とに分
けたレジスタによって構成するだけでなく更に多くのピ
ッ１一群に分は多数のレジスタを構成してもよい。

尚この実施例においては従来のレジスタ１とこの実施例
におけるレジスタ１１とを比較した場合レジスタ１１の
ビット幅が４０とレジスタ１のビット幅３２よりも大き
くなっており構成上は不利にみえるがビット数をわずか
増やしただけで従来のデバッグ回路の２台分に相当する
機能を持つことができるから回路そのものを大きくしな
いて機能を増大させることができたといえる。

７、発明の詳細 な説明したように、本発明によれば、レジスタのビット
を所定の群に分け、それぞれのピッ］一群について個々
にアドレスを比較し、成るとき【ま比較した結果を合成
して全ビットについてのアドレス一致を検出する一方、
他の場合には比較した結果のそれぞれにつきアドレスの
一致を検出するようなデバッグ回路としたため、アドレ
ス一致ストップ操作による計ｎ機システムの検査におい
てより一層に柔軟にアドレスを指定し得るようになり、
検査効率の改善を達成することが可能となつＩこ　。

【図面の簡単な説明】

第１図は従来のデバッグ回路の一例を示す図、第２図は
本発明の一実施例にかかるデバッグ回路の構成を示すブ
ロック図である。 １．１１・・・レジスタ ２、２１．２２・・・レジスタ（アドレス範囲指定手段
）３、３１．３２・・・デコーダ（アドレス範囲指定手
段）４　、４１．４２’、　４３・・・アドレス比較回
路５　、５１．５２．５３・・・アンドグー１〜５、６
１．６３・・・一致検出回路

Claims (1)

【特許請求の範囲】
1. アドレス保持用のレジスタとこのレジスタに保持された
   比較アドレスと被検出アドレスとの一致検出手段を有し
   、両アドレスの一致を検出して動作状態から停止状態に
   移るようにしたデバッグ回路において、一致検出すべき
   アドレス範囲に対応する上記レジスタのビット群を指定
   する手段と、このビット群指定手段から除外された上記
   レジスタのビット群について、当該レジスタに保持され
   た他の比較アドレスと他の被検出アドレスとの一致を検
   出する第２の手段とを備え、レジスタ中の未使用となっ
   たごツＩ・群を他のアドレス一致用レジスタとして用い
   ることを特徴とするデバッグ回路。