JPS60103470A - メモリチエツク装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は古込可能メモリのアドレス系のエラーを検出す
るメモリチェック装置に関するものである。

［従来技術］ 従来におけるメモリチェック装置では、アドレス系のエ
ラー、例えば成るアドレス線が断状態になっているエラ
ーを直接知ることができなかった。そのために、アドレ
ス系のエラーを知るには膨大なエラーアドレスのリスト
を分析する必要があった。

［目　的］ 本発明の目的は、上記の欠点を除去し、アドレス系のエ
ラーを直接知ることができるメモリチェック装置を提供
することにある。　・［実　施　例］ 以下に、図面を参照して本発明の詳細な説明する。

第１図は本発明の全体構成を示す０図に示すように、制
御手段ｌはメモリのチェックを行い、アドレスエラー検
出手段２を制御して得られたアドレスエラー情報をアド
レスエラーレジスタ３に書込む。アドレスエラー検出手
段２は、エラーのロケーションが連続するエラーロケー
ション数、および正常なロケーションが連続する正常ロ
ケーション数を検出する。この２つが即ちアドレスエラ
ー情報である。アドレスエラーレジスタ３は得られたア
ドレスエラー情報を記憶する。

第２図は本発明装置の一実施例の構成を示し、ここでＲ
ＡＭ５はチェックされる書込Ｉｊｆ能メセメモリる。Ｃ
ＰＵ６はマイクロプロセッサであり、ＲＯ旧５に記ｔα
された手順（第３図、第４Ｍ参照）に従い、メモリチェ
ックに必要な＋１−制御を行う。また、このＣＰＩＪ８
はアドレスレジスタ７、正常ロケーションカウンタ８．
エラーロケーションカウンタ９．アドレスエラーレジス
タｌＯ９読取データレジスタ１１゜書込データレジスタ
１２．カウントレジスタ１３．ステップレジヌク１４を
有する。アドレスレジスタ７はチェックするロケーショ
ンを記憶するレジスタである。正常ロケーションカウン
ク８は正常なロケーションの連続数を廓ｔａするレジス
タである。

エラーロケーションカウンタ９はエラーのあるロケーシ
ョンの連続数を記憶するレジスタである。

アドレスエラーレジスタｌＯはアドレスエラー情報を記
憶するレジスタである。読取データレジスフ１１は正し
い読取データを記憶するレジスタである。書込データレ
ジスタ１２はｔ）込データを記憶するレジスタである。

カウントレジスタ１３は未処理のロケーション数を記憶
するレジスタである。ステップレジスタ１４はアドレス
の加算値を記憶するレジスタである。ＲＯＭ１５は第３
図および第４図に示す手順を記憶しているメモリである
。１６はアドレスエラーレジスタｌＯの内容をピッＩ・
対応で表示する表示器である。　１７はパスラインであ
り、」二連の各構成要素の制御に必要なアドレス、デー
タ。

およびコントロール信号の転送を行う。

上述の構成から成る本実施例の動作を以下に説明する。

第３図および第４図はＲＯＭ　ｌ　５に記憶されている
制御手順を示すフローナヤ−１・であり、かかるフロー
を参照して説明する。

第３１７１において、電源投入後ステップＳｌにてアド
レスエラーレジスタＩＯを初期化し、ステップＳ２にて
ＲＡＭ５全体に５５（Ｉｌｌ）を書込む。次にステップ
Ｓ３にてアドレスレジスタ７には先頭アドレス、読取デ
ータレジスタ＋１には５５（１６）　、書込データレジ
スタ１２にはＡＡ（ｌｅ）　、およびステップレジスタ
１４にはｒｌＪをそれぞれ設定し、ステップＳ４にて第
４図に詳細を示すメモリチェックを行う。次に、ステッ
プＳ５にてアドレスレジスタ７には最後アドレス、読取
データレジスタ１１にはＡＡ（１Ｂ）、書込データレジ
スタ１２には５５（１６）　、およびステップレジスタ
１４には「−１」をそれぞれ設定し、ステップＳ６にて
第４図に詳細に示すメモリチェックを行う。

次に、ステップＳ７にてＲＡＭ５全体にＡＡ（１６）を
古込み、ステップ５８〜スデツプＳｌｌにてステップ８
３〜ステツプＳ６と同様の処理を行う。このようにして
メモリチェックを終了した後、ステップＳ１２にてアド
レスエラーレジスタ１０に記憶されているアドレスエラ
ー情報を表示器１６に表示する。なお、アドレスエラー
レジスタ１０はメモリチェックの際に更新される。

次に、第４図を参１黒してさらにメモリチェックの処理
を詳細に説明する。

まず、ステップＳ１３にて、カランＩ・レジスタ１３に
はメモリサイズ、正常ロケーションカウンタ８およびエ
ラーロケーションカウンタ９には°°Ｏ“′を設定する
ことによって初期化する。次に、ステップＳＩ４にてア
ドレスレジスタ７により指示されるロケーションに記憶
されているデータを読取り、そのデータと読取データレ
ジスタ１１の内容とを比較する。それら両者が等しいと
きは正常なのでステップ５１５に進み、エラーロケーシ
ョンカウンタ９が“Ｏ゛であるか否かを判断する。エラ
ーロケーションカウンタ９が１°０゛′のときは、直前
のロケーションはエラーがなかったのであるから直接ス
テップ５１８に進む。′°Ｏ゛でないときは、直前のロ
ケーションはエラーであったので、このときエラーロケ
ーションカウンタ９は連続してエラーだったロケーショ
ン数を示している。

従って、ステラ７’　Ｓ１Ｂにてエラーロケーションカ
ウンタ９か記憶している値をアドレスエラーレジスタ１
０にオア（ＯＲ）する。次に、ステップｓ１７にてエラ
ーロケーションカウンタを０°“とする。次に、ステッ
プＳＩ８にて正常ロケーションカウンタにｒｌＪを加え
、ステップＳ２３に進む。

しかるに、ステ・ンプＳＩ４にて、アドレスレジスタ７
により指示されるロケーションに記憶されているデータ
が読取データレジスタ１１の内容と等しくないときは、
エラーなので、ステップ８１９〜・ステップＳ２’２に
てステップ５１５〜ステツプＳＩ８　と同様の処理をノ
Ｊ：常ロケーションカウンタ８に対して行う。

次にステ、ブＳ２３にて、アドレスレジスタ７が指すロ
ケーションに書込データレジスタ１２が記憶しているデ
ータを書込む６次に、ステップＳ２４にて、アドレスレ
ジスタ７にステップレジスタ１４が記憶しているデータ
を加える。次に、ステップＳ２５にて、カウントレジス
タ１３から’ｌＪを引く、次にステップ５２Ｂにて、カ
ウントレジスタ１３が°°０°′であるか否かを判断す
る。“０゛でないときは未だ処理が終了してい−ないの
で、ステップＳ１４に戻り上述の処理を続ける。レジス
タ１３が０゛′のときは、処理が終了しているので、ス
テップＳ２７に進み、アドレスエラーレジスタｌＯに正
常ロケーションカウンタ８およびエラーロケーションカ
ウンタ９が記憶しているデータをオア（ＯＲ）する。こ
れは、最後の連続する正常なまたはエラーのロケーショ
ン数を処理するためである。

なお、最後のロケーションがエラーであれば、正常ロケ
ーションカウンタ８には０゛°が記憶されており、また
エラーでなければエラーロケーンヨンカウンタ９にはＯ
゛′が記憶されているので、これらをオア（ＯＲ）　し
ても結果に変りはなく、従って誤った結果が得られるこ
とはない。

第５図はエラーがある場合の各ロケーションおよび各レ
ジスタの値を時系列的に表したものである。図において
、ＲＡＭ５のロケーションはＯ〜３であり、アドレス線
のＭＳＢがグランドと短絡してぃて、そのためにロケー
ション２および３をアクセスしたときにロケーション０
およびｌかアクセスされる場合を示している。ここで処
理は図面に向って左から右へと進む。また、各欄の内容
は次のようなものである。

「処理」の欄：実行する読取および書込の処理とそのデ
ータを示す。

「処理対象ロケー二処理の対象となるロケーション」の
欄　ヨンを示す。

「ロケーションの：各ロケーションにおける書（＋ｒ（
Ｊの欄　込後の値を示す。

［読取（＋ｒｊ　Ｊの４ＶＩ　：読取ったデータの値を
示す。

「エラー」の４閑：読耳ｙっだデータがエラーであるか
否かを示す。「Ｎ」はエ ラーでないことを示し、 「Ｙ」はエラーであることを ンバす。

「正常ロケーションカウンタ」、「エラーロケーション
カウンタ」および［アドレスエラーレジスタ」の根１：
処理終了時における各レジスタの値を示す。

第５図に示すように、アドレスエラーレジスタ１０は最
終的に「２」の値を保持し、表示器１６には、８８８は
エラー、　ＬＳＢは正常である行表示される。なお、エ
ラーが全くなければアドレスエラーレジスタの最終値は
メモリサイズである「４」になる。

ここで、上述の実施例においては、マーチングパターン
によりメモリチェックを１）うようにしたが、これに代
えて他の方法、例えばウオーキングパターン、ワルツイ
ングパターンで行ってもよい。

また、ｄＥ　’Ｑロケーションカウンク８およびエラー
ロケーンヨンカウンタ９を用いる代りに、例えば正常ロ
ケーションカウンタ８およびエラーロケーションカウン
タ９を兼るロケーションカウンタと正常かエラーかを記
憶するエラーモードレジスタとを使用しても良く、更に
はロケーション数をカウントすることなく正常とエラー
が入れかわったロケーションを記憶しておき、ロケーシ
ョン数を次に再び正常とエラーとが入れ替わったときに
計算するようにしてもよい。

更に、読取データレジスタ１１．書込データレジスタ１
２．ステップレジスタ１４の全部または一部を使用せず
、プログラムロジックの中にそれらの値を持たせてもよ
い。

更にまた、カウントレジスタ１３を使用せず、アドレス
レジスタ７と最終アドレスまたは先頭アドレスとを比較
することにより処理の終了を判断してもよい。

加えて、アドレス系エラーの表示を行うと共に、読取っ
た誤りのデータと、正しいデータのエクスクル−シブオ
アをとったものをエラーがある毎にオアし、データ系の
エラーを表示してもよい。

［効　果］ 以上説明しｒ二ように、本発明によれば、書込可能メモ
リのアドレス系のエラーを直４ｔｉ得ることができるの
で、従来のように膨大なエラーアドレスのリストを分析
する必要がなくなり、アドレス系のエラーを容易に知る
ことができる。

【図面の簡単な説明】

第１図は本発明の全体構成を示す図、 第２図は本発明装置の構成の一例を示すブロック図。 第３図および第４図はそれぞれ第２図ンバの装置のメモ
リチェック手順の一例を示すフローチャート、 第５図は第２図示の装置の動作例を説明する線図である
。 ｌ・・・制御手段。 ２・・・アドレスエラー検出手段。 ３・・・アドレスエラーレジスタ、 ５・・・８込可能メモリ（ＲＡＭ）、 ６・・・プイグロプロセッサ（Ｃ２０）、７・・・アド
レスレジスタ、 ８・・・正常ロケーションカウンタ、 ９・・・エラーロケーションカウンタ。 １０・・・アドレスエラーレジスタ、 １１・・・読取データレジスタ。 １２・・・書込データレジスフ。 １３・・・カウントレジスタ、 １４・・・ステップレジスタ、 １５・・・メモリ（ＲＯＭ）、 １６・・・表示器。 １７・・・パスライン。 特許出願人　キャノン株式会社

Claims (1)

1. 【特許請求の範囲】 、１７込０■能メモリにおけるアドレスエラーのロケー
   ションが連続するエラーロケーション斂および正常なロ
   ケ−シロンがＩ！１！続する正常ロケーション数を検出
   するアドレスエラー検出手段と。 前記エラーロケーション散および正常ロケーション数を
   アドレスエラー情報として記ｔＣするアドレスエラー情
   報記憶手段とをイｉし、’ｐ、　、ｉＡアドレスエラー
   情報記ｔ（４手段の記憶内容により１１１記書込可能メ
   モリにおけるアドレスエラーを検知するようにしたこと
   を＃徴とするメモリチェック装置。 （以下、余白）