JPS60102764A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS60102764A JPS60102764A JP21035083A JP21035083A JPS60102764A JP S60102764 A JPS60102764 A JP S60102764A JP 21035083 A JP21035083 A JP 21035083A JP 21035083 A JP21035083 A JP 21035083A JP S60102764 A JPS60102764 A JP S60102764A
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- semiconductor integrated
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 8
- 239000010410 layer Substances 0.000 abstract description 11
- 239000002356 single layer Substances 0.000 abstract description 5
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 241001648319 Toronia toru Species 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
- H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路に関する。
従来、第１図に示す様々電流源回路では、第１のトラン
ジスタ（１）のエミッタ（３）の面積及び抵抗５の値を
基準とし、第２のトランジス（２）のエミッタ（４）の
面積をｎ倍とし抵抗６の値を−として、第１のトランジ
スタ（１）に流れるエミッタ電流のｎ倍のエミッター電
流が第２のトランジスタ（２）に流れる様に構成されて
いる。この為、トランジスタの形状、方向を揃え、素子
間の整合をとったり、さらに温度分布を考慮して第２図
に示した様に第１のトランジスタ（１）のエミッタ面積
を基準として％倍のエミッタ面積になる様な２つの電位
トランジスタ（２′）及び（２“）を両側にレイアウト
し、これによって第１図の第２のトランジスタ（２）を
実現し、第２のトランジスタ（２つ及び（２“）のエミ
ッタ（４）及び（４′）をスルーホール（１０）＊（１
１）を用いて配線し、ｎ倍のエミッタ面積の第２のトラ
ンジスタとした。抵抗（５） ｔ （６）には、配線（
５０）？（５１）が横切っている。この場合、トランジ
スタ（２’）及び（２′りのエミッタ（４）及び（４つ
の配線は、第２のトランジスタ（２′）のエミッタ（４
）を一層配線で直接抵抗（６）に接続し、その一層配線
の途中にスルーホ−ル（１０）を設ける。トランジスタ
（２′つのエミッタ（４’）にスルーホール（１１）
ヲ設け、ソのスルーホール（１０）及び（１１）を２層
配線で接続する。
ジスタ（１）のエミッタ（３）の面積及び抵抗５の値を
基準とし、第２のトランジス（２）のエミッタ（４）の
面積をｎ倍とし抵抗６の値を−として、第１のトランジ
スタ（１）に流れるエミッタ電流のｎ倍のエミッター電
流が第２のトランジスタ（２）に流れる様に構成されて
いる。この為、トランジスタの形状、方向を揃え、素子
間の整合をとったり、さらに温度分布を考慮して第２図
に示した様に第１のトランジスタ（１）のエミッタ面積
を基準として％倍のエミッタ面積になる様な２つの電位
トランジスタ（２′）及び（２“）を両側にレイアウト
し、これによって第１図の第２のトランジスタ（２）を
実現し、第２のトランジスタ（２つ及び（２“）のエミ
ッタ（４）及び（４′）をスルーホール（１０）＊（１
１）を用いて配線し、ｎ倍のエミッタ面積の第２のトラ
ンジスタとした。抵抗（５） ｔ （６）には、配線（
５０）？（５１）が横切っている。この場合、トランジ
スタ（２’）及び（２′りのエミッタ（４）及び（４つ
の配線は、第２のトランジスタ（２′）のエミッタ（４
）を一層配線で直接抵抗（６）に接続し、その一層配線
の途中にスルーホ−ル（１０）を設ける。トランジスタ
（２′つのエミッタ（４’）にスルーホール（１１）
ヲ設け、ソのスルーホール（１０）及び（１１）を２層
配線で接続する。
第１のトランジスタ（１）は直接、一層配線で抵抗（５
）ニ接続していた３、スルーホールの抵抗をも考慮した
第２図のレイアウトの等価回路を第３図に示した。
）ニ接続していた３、スルーホールの抵抗をも考慮した
第２図のレイアウトの等価回路を第３図に示した。
第３図に於て抵抗（５）及び（６）の端（４０）及び（
４１）と各トランジスタのエミッタ（３） 、 （４）
、 （４’） 間の電圧降下即ちスルーホール抵抗に
よる電圧降下ＶｔｈとトランジスタのＶＢＨによる電圧
降下を■。、とし、また、端子（８）と端子（７）間の
電圧をＶＢ、第１のトランジスタ（１）のエミッタ電流
をＩ、）ランジスタ（２′）及び（２′りのエミッタ電
流を第１のトランジスタ（１）のエミッタ電流のｎ７２
倍、抵抗（５） Ｉ （６１は抵抗値Ｒ及び旦、スルー
ホール抵抗はＲｔｈとすると各々トランジスタＶＢＥ
Ｉｄ トランジスタ（１）のＶＢＥ＝ＶＢ−Ｒ（５）×Ｉトラ
ンジスタ（２／／）のＶＢＥ−ＶＢ （２Ｒ（６）＋Ｒ
ｔｈ（２２）ｎＩ 十Ｒｔｈ（２３） ）ｘ −ｚ と々る。これより第１のトランジスタ（１）のＶＩ３Ｅ
と、トランジスタ（２′つのＶＢＥを比較すると、トラ
ンジスタ（２′つのＶｏには、スルーホール抵抗′ＦＬ
ｔｈの電圧降下が含まれて（・る事は明らかである。こ
の様にスルーホール抵抗の電圧降下により、ＶＢＥが減
少しｎ倍の電流比が精度よく実現出来外いという欠点が
あった。
４１）と各トランジスタのエミッタ（３） 、 （４）
、 （４’） 間の電圧降下即ちスルーホール抵抗に
よる電圧降下ＶｔｈとトランジスタのＶＢＨによる電圧
降下を■。、とし、また、端子（８）と端子（７）間の
電圧をＶＢ、第１のトランジスタ（１）のエミッタ電流
をＩ、）ランジスタ（２′）及び（２′りのエミッタ電
流を第１のトランジスタ（１）のエミッタ電流のｎ７２
倍、抵抗（５） Ｉ （６１は抵抗値Ｒ及び旦、スルー
ホール抵抗はＲｔｈとすると各々トランジスタＶＢＥ
Ｉｄ トランジスタ（１）のＶＢＥ＝ＶＢ−Ｒ（５）×Ｉトラ
ンジスタ（２／／）のＶＢＥ−ＶＢ （２Ｒ（６）＋Ｒ
ｔｈ（２２）ｎＩ 十Ｒｔｈ（２３） ）ｘ −ｚ と々る。これより第１のトランジスタ（１）のＶＩ３Ｅ
と、トランジスタ（２′つのＶＢＥを比較すると、トラ
ンジスタ（２′つのＶｏには、スルーホール抵抗′ＦＬ
ｔｈの電圧降下が含まれて（・る事は明らかである。こ
の様にスルーホール抵抗の電圧降下により、ＶＢＥが減
少しｎ倍の電流比が精度よく実現出来外いという欠点が
あった。
本発明の目的は、かかる問題点を解決し、スルーホール
抵抗による電圧降下を揃え、ＶＢＥを等しくする事によ
り精度のよい電流比を得る回路を提供することにある。
抵抗による電圧降下を揃え、ＶＢＥを等しくする事によ
り精度のよい電流比を得る回路を提供することにある。
本発明の半導体集積回路は、基準の電流が流れる第１の
トランジスタのエミッタから第１の基準電位点への電圧
降下を、基準のｎ倍の電流が流れる第２のトランジスタ
のエミッタから第１又は第２の基準電位点との間に入る
スルーホールの数を第１のトランジスタのエミッタと第
１の基準電位 ４一 点に入るスルホールのｎ倍個にすることにより、第２の
トランジスタのエミッタから第１又は第２の基準電位点
への電位降下と等しくしたことを特徴とする。
トランジスタのエミッタから第１の基準電位点への電圧
降下を、基準のｎ倍の電流が流れる第２のトランジスタ
のエミッタから第１又は第２の基準電位点との間に入る
スルーホールの数を第１のトランジスタのエミッタと第
１の基準電位 ４一 点に入るスルホールのｎ倍個にすることにより、第２の
トランジスタのエミッタから第１又は第２の基準電位点
への電位降下と等しくしたことを特徴とする。
以下に図面を用いて本発明について詳細に説明する。
第４図は第１図の回路に対するレイアウトの本発明によ
る一実施例である。
る一実施例である。
第４図においては第１のトランジスタ（１）のエミッタ
（３）は、スルーホー／ｌ／（１２）を設け、二層配線
及びスルーホール（１３）を経て一層配線により、抵抗
（５）と接続する第１のトランジスタ（１）、 ｎ倍の
エミッタ電流の流れるトランジスタをそれぞれ丁のエミ
ッタ電流の流れる第２のトランジスタ（２）及び第３の
トランジスタ（２′）の２つに分ける。配線（５０）、
（５ｔ）が抵抗（５） 、 （６）を横切る為そのエ
ミ。
（３）は、スルーホー／ｌ／（１２）を設け、二層配線
及びスルーホール（１３）を経て一層配線により、抵抗
（５）と接続する第１のトランジスタ（１）、 ｎ倍の
エミッタ電流の流れるトランジスタをそれぞれ丁のエミ
ッタ電流の流れる第２のトランジスタ（２）及び第３の
トランジスタ（２′）の２つに分ける。配線（５０）、
（５ｔ）が抵抗（５） 、 （６）を横切る為そのエ
ミ。
り（４）及び（４′）は、ｎ／２倍個のスルーホール（
１０）＃（１１）、二層配線をへてΣ倍個のスルーホー
ル０４）に接続され、一層配線で抵抗（６）に接続され
る。このレイアウトを等価回路に示すと第５図の様にな
５− る。今、スルーホール抵抗（２０１−（２５）の抵抗値
をそれぞれｒｔｈとし、抵抗（６）及び（５）の抵抗値
を８２ｗとする、端子（８）と端子（ｎ）の電圧を■３
とし、第１のトランジスタ（２／ ／ ）のエミッタ電
流（３３）を、Ｉである。
１０）＃（１１）、二層配線をへてΣ倍個のスルーホー
ル０４）に接続され、一層配線で抵抗（６）に接続され
る。このレイアウトを等価回路に示すと第５図の様にな
５− る。今、スルーホール抵抗（２０１−（２５）の抵抗値
をそれぞれｒｔｈとし、抵抗（６）及び（５）の抵抗値
を８２ｗとする、端子（８）と端子（ｎ）の電圧を■３
とし、第１のトランジスタ（２／ ／ ）のエミッタ電
流（３３）を、Ｉである。
第５図を説明するため第６図を考える。第６図に於て、
（ａ）は基準となる第１のトランジスタ（１）のエミッ
タ（３）につながる配線の等価回路である。（ｂ）は第
２のトランジスタ（２）のエミッタ（４）につながる配
線の等価回路を示す。ここでスルーホール抵抗による電
位降下■ｔｒで第６図の（ａ）のＶｔｒ（３１）と第６
図の（ｂ）のＶｔｒ（３０）とを比べると、第６図の（
ａ）のＶｔｒ（３１）は Ｖｔｒ（３１） −ｒｔｈＸ Ｉ 第６図の（ｂ）のＶｉｒ（３０）は ｎＩ Ｖｔｒ （３０）＝ｒ ｔｈＸ 、 Ｘ ２ ”” ｒ
ｔｈ Ｘ Ｉとたり、スルーホール抵抗による電圧降
下■ｔｒは同様にしてＶｉｒ（３ｏ’）ｔ（３ｘ’）も
等しくなる。この電位降下は一層から二層に用いる時の
スルーホーロ − ル抵抗によるもの（３ｏ）＊（３１）と二層から一層に
用いる時のスルーホール抵抗によるもの（３０’）＋（
３１’）とがあり、あたかもＶＢＥを減少させる様な影
響をあたえる、スルーホールの電位降下はこのふたつの
和でありＶｔｒ（３５）及び（３６）になる。この電圧
降下の和Ｖｉｒ（３５）及び（３６）は、Ｖｔｒ（３０
）ｓ（３１）及び（３０′）、（３１′）が等しいので
等しい。ここで第５図に再び戻り基準となる第１のトラ
ンジスタ（１）のエミッタ（３）と端子（４０）間の電
圧降下（３５）と第２のトランジスタ（２′）及び第３
のトランジスタ（２”）のエミッタ（４）及び（４′）
と端子（４１）間の電位降下（３６）とは等しくまたひ
とつのスルーホールに流れる電流も同一であるので、ス
ルーホール自身による発熱も一定となる。
（ａ）は基準となる第１のトランジスタ（１）のエミッ
タ（３）につながる配線の等価回路である。（ｂ）は第
２のトランジスタ（２）のエミッタ（４）につながる配
線の等価回路を示す。ここでスルーホール抵抗による電
位降下■ｔｒで第６図の（ａ）のＶｔｒ（３１）と第６
図の（ｂ）のＶｔｒ（３０）とを比べると、第６図の（
ａ）のＶｔｒ（３１）は Ｖｔｒ（３１） −ｒｔｈＸ Ｉ 第６図の（ｂ）のＶｉｒ（３０）は ｎＩ Ｖｔｒ （３０）＝ｒ ｔｈＸ 、 Ｘ ２ ”” ｒ
ｔｈ Ｘ Ｉとたり、スルーホール抵抗による電圧降
下■ｔｒは同様にしてＶｉｒ（３ｏ’）ｔ（３ｘ’）も
等しくなる。この電位降下は一層から二層に用いる時の
スルーホーロ − ル抵抗によるもの（３ｏ）＊（３１）と二層から一層に
用いる時のスルーホール抵抗によるもの（３０’）＋（
３１’）とがあり、あたかもＶＢＥを減少させる様な影
響をあたえる、スルーホールの電位降下はこのふたつの
和でありＶｔｒ（３５）及び（３６）になる。この電圧
降下の和Ｖｉｒ（３５）及び（３６）は、Ｖｔｒ（３０
）ｓ（３１）及び（３０′）、（３１′）が等しいので
等しい。ここで第５図に再び戻り基準となる第１のトラ
ンジスタ（１）のエミッタ（３）と端子（４０）間の電
圧降下（３５）と第２のトランジスタ（２′）及び第３
のトランジスタ（２”）のエミッタ（４）及び（４′）
と端子（４１）間の電位降下（３６）とは等しくまたひ
とつのスルーホールに流れる電流も同一であるので、ス
ルーホール自身による発熱も一定となる。
これまでに詳細に説明した様に各々トランジスタのエン
ツクと抵抗の間には、基準となるトランジスタのエン、
りと端子（４０）間と同じ電圧降下を生じるのでｎ倍の
エン、夕電流をとる場合スルーホール抵抗のエラーが含
まれる事なく、またひとつのスルーホールに同一電流を
流す事により、発熱に対しても均一にガるので、雷、流
による抵抗の変化も同一とカリ、スルーホールを入れる
事による電流の整合に対する影響はなくなる。この為ｎ
倍の電流を得る回路を得る事が容易にできるという効果
がある。
ツクと抵抗の間には、基準となるトランジスタのエン、
りと端子（４０）間と同じ電圧降下を生じるのでｎ倍の
エン、夕電流をとる場合スルーホール抵抗のエラーが含
まれる事なく、またひとつのスルーホールに同一電流を
流す事により、発熱に対しても均一にガるので、雷、流
による抵抗の変化も同一とカリ、スルーホールを入れる
事による電流の整合に対する影響はなくなる。この為ｎ
倍の電流を得る回路を得る事が容易にできるという効果
がある。
第１図はカレントミラーの一例を示す回路図、第２図は
、第１図の一従来例の半導体集積回路を示す部分平面図
、第３図は第２図の等価回路図、第４図は第一図の本発
明による一実施例の半導体集積回路を示す部分平面図、
第５図は第４図の等何回路、第６図（ａ）は第１のトラ
ンジスタのエミッタにつガがる配線の等何回路、同図（
１））は、第２のトランジスタにつガがる配線の等何回
路を示す。 １１２ 、２’・・・・・・トランジスタ、３，４．４
’・°°°゛°工まツタ、５，６・・・・・・抵抗、７
，８・・・・・・端子、１０．１１，１２，１３，１４
・・・・・・スルーホール、２０゜２１．２２，２３，
２４，２５・・団・スルーホール抵抗、３０．３１・・
・・・・スルーホールによる電圧降下、３２．３３・・
・・・・エミッタ電流、３４・・・・・・二層配線、３
５．３６・・・・・・エミッタと抵抗間の電圧、５０゜
５１・・・・・・アルミ配線 ９− 第３ 閏 嘉４団 ２’ ｌ ｆ” 第Ｓ図 ／ ｔ （７２） （ｂ） 第Δ Ｖ
、第１図の一従来例の半導体集積回路を示す部分平面図
、第３図は第２図の等価回路図、第４図は第一図の本発
明による一実施例の半導体集積回路を示す部分平面図、
第５図は第４図の等何回路、第６図（ａ）は第１のトラ
ンジスタのエミッタにつガがる配線の等何回路、同図（
１））は、第２のトランジスタにつガがる配線の等何回
路を示す。 １１２ 、２’・・・・・・トランジスタ、３，４．４
’・°°°゛°工まツタ、５，６・・・・・・抵抗、７
，８・・・・・・端子、１０．１１，１２，１３，１４
・・・・・・スルーホール、２０゜２１．２２，２３，
２４，２５・・団・スルーホール抵抗、３０．３１・・
・・・・スルーホールによる電圧降下、３２．３３・・
・・・・エミッタ電流、３４・・・・・・二層配線、３
５．３６・・・・・・エミッタと抵抗間の電圧、５０゜
５１・・・・・・アルミ配線 ９− 第３ 閏 嘉４団 ２’ ｌ ｆ” 第Ｓ図 ／ ｔ （７２） （ｂ） 第Δ Ｖ
Claims (1)
- 【特許請求の範囲】 多層配線を用いた半導体集積回路に於て、基準の電流が
流れる第１のトランジスタのエミッタから第１の基準電
位点への電圧降下と、基準のｎ倍の電流が流れる第２の
トランジスタの工（％ツタから前記第１の基準電位点へ
の電圧降下を、第１のタ トランジスＩのエミッタと前記第１の基準電位点との間
に入るスルーホールのｎ倍個のスルーホールを第２のト
ランジスタのエミッタと、第１の基準電位点間に入れた
ことにより等しくしたことを特徴とする半導体集積回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21035083A JPS60102764A (ja) | 1983-11-09 | 1983-11-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21035083A JPS60102764A (ja) | 1983-11-09 | 1983-11-09 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60102764A true JPS60102764A (ja) | 1985-06-06 |
| JPS6366066B2 JPS6366066B2 (ja) | 1988-12-19 |
Family
ID=16587939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21035083A Granted JPS60102764A (ja) | 1983-11-09 | 1983-11-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60102764A (ja) |
-
1983
- 1983-11-09 JP JP21035083A patent/JPS60102764A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6366066B2 (ja) | 1988-12-19 |
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