JPS5995716A - エンフアシス回路 - Google Patents
エンフアシス回路Info
- Publication number
- JPS5995716A JPS5995716A JP57206496A JP20649682A JPS5995716A JP S5995716 A JPS5995716 A JP S5995716A JP 57206496 A JP57206496 A JP 57206496A JP 20649682 A JP20649682 A JP 20649682A JP S5995716 A JPS5995716 A JP S5995716A
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- JP
- Japan
- Prior art keywords
- circuit
- emphasis
- input signal
- resistors
- limiter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G5/00—Tone control or bandwidth control in amplifiers
- H03G5/16—Automatic control
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G9/00—Combinations of two or more types of control, e.g. gain control and tone control
- H03G9/02—Combinations of two or more types of control, e.g. gain control and tone control in untuned amplifiers
- H03G9/12—Combinations of two or more types of control, e.g. gain control and tone control in untuned amplifiers having semiconductor devices
- H03G9/18—Combinations of two or more types of control, e.g. gain control and tone control in untuned amplifiers having semiconductor devices for tone control and volume expansion or compression
Landscapes
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明にビデオ信号及びオーディオ信号の雑材除去等に
用いられるエンファシス回路に関する。
用いられるエンファシス回路に関する。
背景技術とその問題点
従来の非線形エンファシス回路に第１図１こ示すように
入力信号をバイパスフィルタ（１）ｌこ通しで高域成分
を取り出し、この高域成分をリミッタ又は非線形利得回
路（２）を通じ加算器（３）に加えて、元の入力信号と
加算するよう番こしている。
入力信号をバイパスフィルタ（１）ｌこ通しで高域成分
を取り出し、この高域成分をリミッタ又は非線形利得回
路（２）を通じ加算器（３）に加えて、元の入力信号と
加算するよう番こしている。
上記構成（こよれば、入力信号レベルが大きい場合は、
リミッタ（２）で振幅制限が行なわれるため、加算器（
３）の出力Ｉこおける高域ゲインが相対的に／ＪＳさく
なる。また入力信号レベルが小さい場合は、リミッタ（
２）の非線形部分にかからないため、加算器（３）の出
力における高域ゲインに高くなる。従って、入力信号の
レベルに応じて出力のエンファシスゲインが非線形に変
化する第２図に示すようなエンファシス特性’ｉ：伺る
ことができる。
リミッタ（２）で振幅制限が行なわれるため、加算器（
３）の出力Ｉこおける高域ゲインが相対的に／ＪＳさく
なる。また入力信号レベルが小さい場合は、リミッタ（
２）の非線形部分にかからないため、加算器（３）の出
力における高域ゲインに高くなる。従って、入力信号の
レベルに応じて出力のエンファシスゲインが非線形に変
化する第２図に示すようなエンファシス特性’ｉ：伺る
ことができる。
第６図に従来のデエンファシス回路を示すもので、出力
信号の一部をバイパスフィルタ（６）、リミッタ又に非
線形利得回路（５）に通じて減算器（４）において、入
力信号と減算するようにしている。これによって前記エ
ンファシス特性Ｅこ対して逆伝達関数を有するデエンフ
ァシス特性を得ることができる。
信号の一部をバイパスフィルタ（６）、リミッタ又に非
線形利得回路（５）に通じて減算器（４）において、入
力信号と減算するようにしている。これによって前記エ
ンファシス特性Ｅこ対して逆伝達関数を有するデエンフ
ァシス特性を得ることができる。
このように従来のエンファシス回路及びデエンファシス
回路は、２つの伝送路で構成されるのが一般的であり、
記録再生装置に適用する場合は、記録側で加算器（３）
が、また再生側でに減算器（４）が必要とされ、回路構
成が複雑化するという欠点があった。また人力がビテオ
信号等のように高周波の場合は信号が第１図のフィルタ
（１）、リミッタ（２）を通過することｌこより位相推
移を受け、このため加算器（３）の入力側における位孔
そ合わせにくいという欠点もあった。尚、一つの伝送路
で構成するエンファシス回路も提案されているが、ビデ
オ帯域ではＩＣ化に適したものがｌ〈、外付ダイオード
の導通インピーダンス等を使用していた。
回路は、２つの伝送路で構成されるのが一般的であり、
記録再生装置に適用する場合は、記録側で加算器（３）
が、また再生側でに減算器（４）が必要とされ、回路構
成が複雑化するという欠点があった。また人力がビテオ
信号等のように高周波の場合は信号が第１図のフィルタ
（１）、リミッタ（２）を通過することｌこより位相推
移を受け、このため加算器（３）の入力側における位孔
そ合わせにくいという欠点もあった。尚、一つの伝送路
で構成するエンファシス回路も提案されているが、ビデ
オ帯域ではＩＣ化に適したものがｌ〈、外付ダイオード
の導通インピーダンス等を使用していた。
発明の目的
本発明は１伝送路の簡単な構成で且つＩＣ化ｌこ適した
エンファシス回路及びデエンファシス回路を実現するも
のである。
エンファシス回路及びデエンファシス回路を実現するも
のである。
発明の概要
本発明は差動的に接続された１対のトランジスタのコレ
クタに直列接続された複数の抵抗より成る負荷回路を夫
々接続し、上記複数の抵抗の接続中点間にフィルタ又は
共振回路を接続して成るエンファシス回路に係るもので
ある。
クタに直列接続された複数の抵抗より成る負荷回路を夫
々接続し、上記複数の抵抗の接続中点間にフィルタ又は
共振回路を接続して成るエンファシス回路に係るもので
ある。
実施例
第４図は本発明の第１の実施例を示すもので、１つの非
線形回路（１０）でフィルタ、リミッタ及び加算器の６
つの回路と等価な動作を可能としたものである。以下ビ
デオ信号の輝度信号エンファシス回路に適用した場合ｌ
こついて説明する。
線形回路（１０）でフィルタ、リミッタ及び加算器の６
つの回路と等価な動作を可能としたものである。以下ビ
デオ信号の輝度信号エンファシス回路に適用した場合ｌ
こついて説明する。
信号源αυからの入力ビデオ信号はトランジスタＱ５の
ベースｌこ供給される。入力信号レベルが大きい場合は
、トランジスタＱｔ 、 Ｑ２がオンとなり、これによ
りＱ＋、Ｑ２はダイオードとしで動作し、図の回路はダ
イオードリミッタとして動作する。この場合、出力は周
波数に依存せず、ゲイ／ＧＶＸ、、ｏ ＝＝ Ｒ６とな
る。従って第１図の場合のリミッタ７ を通過しない方の加算器人力ｌこ相当する。
ベースｌこ供給される。入力信号レベルが大きい場合は
、トランジスタＱｔ 、 Ｑ２がオンとなり、これによ
りＱ＋、Ｑ２はダイオードとしで動作し、図の回路はダ
イオードリミッタとして動作する。この場合、出力は周
波数に依存せず、ゲイ／ＧＶＸ、、ｏ ＝＝ Ｒ６とな
る。従って第１図の場合のリミッタ７ を通過しない方の加算器人力ｌこ相当する。
入力信号レベルの小さい時はｂＱ１ｂＱ２はオフしで、
リミッタ出しては動作しないが、抵抗Ｒ１−几４とイン
ダクタンスＬ１によるバイパスフィルタトシて動作する
。この場合ノ１イノ（スフイルタのしゃ断２図に相当す
るエンファシスレスポンスヲ得ることができる〇 上記入力信号レベルが小さいときの第４図のエンファシ
ス回路の動作について説明する。
リミッタ出しては動作しないが、抵抗Ｒ１−几４とイン
ダクタンスＬ１によるバイパスフィルタトシて動作する
。この場合ノ１イノ（スフイルタのしゃ断２図に相当す
るエンファシスレスポンスヲ得ることができる〇 上記入力信号レベルが小さいときの第４図のエンファシ
ス回路の動作について説明する。
第４図の回路は第５図Ａに示すように鏡像関係にあるた
め、２等分定理より同図Ｂに示す等価牛回路で示すこと
ができ、この回路にちらに同図Ｃに示す等価回路で示す
ことができる。
め、２等分定理より同図Ｂに示す等価牛回路で示すこと
ができ、この回路にちらに同図Ｃに示す等価回路で示す
ことができる。
■、入力イｇ号が低周波の場合は第５図Ｂの等価回路は
芒らに第６図に示すものとなる。従ってＧ＝■、次にタ
ーンオーツく周波数ｆｃ１ は第５図Ｃより、ｊωＬ１
Ｒ＋２ となり、 より６ｄＢ１０ｃｔ でエンファシス量が上昇する。
芒らに第６図に示すものとなる。従ってＧ＝■、次にタ
ーンオーツく周波数ｆｃ１ は第５図Ｃより、ｊωＬ１
Ｒ＋２ となり、 より６ｄＢ１０ｃｔ でエンファシス量が上昇する。
■、入力信号が高周波の場合は第７図の等価回路で示す
ことができ、 となる。
ことができ、 となる。
従って上記■〜■より小信号入力時のエンファ性は第８
図に示すものとなる。この第８図においでは、 またこの第４図の回路（Ｌｌ）８第９図に示すように３
、＝■のアンプ（１功の帰還ループ内に入れることによ
り、逆伝達関数のデエンファシス回路を実現することが
できる。尚、この第９図１こおいてに入力ａ１出力す及
びＧは ｂｌの関係となっていＧ る。
図に示すものとなる。この第８図においでは、 またこの第４図の回路（Ｌｌ）８第９図に示すように３
、＝■のアンプ（１功の帰還ループ内に入れることによ
り、逆伝達関数のデエンファシス回路を実現することが
できる。尚、この第９図１こおいてに入力ａ１出力す及
びＧは ｂｌの関係となっていＧ る。
以上ｆこよれば、１つの伝送路でエンファシス回路及び
デエンファシス回路を構成することができる。この第４
図の回路をＩＣ化するに屍してに、低スライスレベルの
リミッタとした方が、回路のダイナミックレンジ、安定
性等の点から好ましい。
デエンファシス回路を構成することができる。この第４
図の回路をＩＣ化するに屍してに、低スライスレベルの
リミッタとした方が、回路のダイナミックレンジ、安定
性等の点から好ましい。
この回路では几１〜Ｒ４、Ｑｌ、Ｇ２によりこの特性を
得るようにしている。即ち、信号電流をｉとすると、ｅ
１＝ Ｖｃｃ （Ｌ ＋ｊ ） Ｒ１ｅ４＝Ｖｃｃ
（Ｉ２ ｊ）（Ｒ２＋Ｒ４）ｅｉ Ｇ４ ＞ｖＢ
Ｅ のときＱＩＵオンするから、ＶＢＥ＜（１１＋１
）Ｒ１（（Ｉ２−ｉ）（Ｒ２＋Ｒ４ン ）ＶＢＥ＜１（
Ｒ＋十Ｒ２＋Ｒ４）＋１１Ｒ＋ Ｉ２（Ｒ２＋Ｒ４）
工１−■２、Ｒ１＝Ｒ２＝Ｒとすると、Ｖ’ＢＥ ＜
ｉ （２、Ｒ＋ Ｒ４） ＩＩ Ｒ４なる信号電流の
と＠、リミッタとして動作することになる。この場合％
ｌＬｌ 、Ｒ４を選ぶことにより任意のスライスレベ
ルを設定することができる。
得るようにしている。即ち、信号電流をｉとすると、ｅ
１＝ Ｖｃｃ （Ｌ ＋ｊ ） Ｒ１ｅ４＝Ｖｃｃ
（Ｉ２ ｊ）（Ｒ２＋Ｒ４）ｅｉ Ｇ４ ＞ｖＢ
Ｅ のときＱＩＵオンするから、ＶＢＥ＜（１１＋１
）Ｒ１（（Ｉ２−ｉ）（Ｒ２＋Ｒ４ン ）ＶＢＥ＜１（
Ｒ＋十Ｒ２＋Ｒ４）＋１１Ｒ＋ Ｉ２（Ｒ２＋Ｒ４）
工１−■２、Ｒ１＝Ｒ２＝Ｒとすると、Ｖ’ＢＥ ＜
ｉ （２、Ｒ＋ Ｒ４） ＩＩ Ｒ４なる信号電流の
と＠、リミッタとして動作することになる。この場合％
ｌＬｌ 、Ｒ４を選ぶことにより任意のスライスレベ
ルを設定することができる。
次に、紀１図の従来方式と第４図の本発明方式とが等価
な特性となることについて証明する。
な特性となることについて証明する。
リミッタ回路番こ、前記低スライスレベルリミッタを使
用した場合の従来方式の具体的な回路構成は一般に第１
０図に示すものが用いられる。
用した場合の従来方式の具体的な回路構成は一般に第１
０図に示すものが用いられる。
この回路では入力信号にＧ５のエミッタからバイパスフ
ィルタ（１）に加えられると共に、加算器（３）に加え
られている。この回路において入力信号レベルが小のと
きの伝達関数は、加算器（３）のゲインＧ２上１とする
と、 ・・・・・・・・・・・・・・・（１）一方、第４図の
本発明方式で、入力信号が小のときの伝達関舷に、 １ （Ｒ２十Ｒａ） ＋ＪωＴ 従って（１）、（２）式より、 のとき第４図の回路と第１０図の回路の特性に等しくな
る。
ィルタ（１）に加えられると共に、加算器（３）に加え
られている。この回路において入力信号レベルが小のと
きの伝達関数は、加算器（３）のゲインＧ２上１とする
と、 ・・・・・・・・・・・・・・・（１）一方、第４図の
本発明方式で、入力信号が小のときの伝達関舷に、 １ （Ｒ２十Ｒａ） ＋ＪωＴ 従って（１）、（２）式より、 のとき第４図の回路と第１０図の回路の特性に等しくな
る。
“また入力信号が大のときも、リミッタの非線形特性及
び入力レベルが等しけれは第４図の回路と第１０図の回
路とは等しいレスポンスを得ることができる。
び入力レベルが等しけれは第４図の回路と第１０図の回
路とは等しいレスポンスを得ることができる。
次に、ビデオ信号のクロマ信号エンファシス回路に適用
する場合の本発明の第２の実施例について説明する。
する場合の本発明の第２の実施例について説明する。
クロマエンファシス回路においてに第１１図１こ示すよ
うにサブキャリア周波数３．５８ ＭＨｚを中心として
そのサイドバンドを入力クロマレベルに応じて伸長／圧
縮することによりエンファシスとして動作する。
うにサブキャリア周波数３．５８ ＭＨｚを中心として
そのサイドバンドを入力クロマレベルに応じて伸長／圧
縮することによりエンファシスとして動作する。
第１２図に回路構成を示すもので、第４図のＬｌにコン
デンサＣ１を接続して、３．５８ Ｍ）ｆｚのトラップ
回路を構成するようｌこしている。
デンサＣ１を接続して、３．５８ Ｍ）ｆｚのトラップ
回路を構成するようｌこしている。
この回路の動作は第４図の場合と全く同様であり、Ｒ１
−Ｒ４、Ｃ１、Ｌｌのトラップ回路、Ｑｌ、Ｇ２ 、Ｒ
１−Ｒ４のリミッタ回路を通過した信号と入力信号とが
加算されたのと等しい出力を得ることができる。
−Ｒ４、Ｃ１、Ｌｌのトラップ回路、Ｑｌ、Ｇ２ 、Ｒ
１−Ｒ４のリミッタ回路を通過した信号と入力信号とが
加算されたのと等しい出力を得ることができる。
次に線形エンファシス回路とホワイトクリップ回路とを
兼用するようにした本発明の第６の実施例について説明
する。
兼用するようにした本発明の第６の実施例について説明
する。
第１６図は回路構成を示すもので、第４図のＲ５ｂＲ４
を省略すると共にｂ Ｌｌの一端に可変抵抗Ｒ８と大
容幇のコンデンサＣ２との直列回路７ｉ：接続したもの
である。
を省略すると共にｂ Ｌｌの一端に可変抵抗Ｒ８と大
容幇のコンデンサＣ２との直列回路７ｉ：接続したもの
である。
前述した第１及び第２の実施例では、リミッタを低スラ
イスレベルに設定することで非線形エンファシスの特性
を得でいるが、スライスレベルを上げると、リニア動作
領域でハリニアエンファシスとして動作する。またリミ
ッタにかかるとホワイトクリップとして動作する。これ
によって一段の回路でリニアエンファシス＋ホワイトク
リップ回路として動作することができる。この場合グリ
ップレベルにＲ８を変えることにより調整することがで
きる。
イスレベルに設定することで非線形エンファシスの特性
を得でいるが、スライスレベルを上げると、リニア動作
領域でハリニアエンファシスとして動作する。またリミ
ッタにかかるとホワイトクリップとして動作する。これ
によって一段の回路でリニアエンファシス＋ホワイトク
リップ回路として動作することができる。この場合グリ
ップレベルにＲ８を変えることにより調整することがで
きる。
発明の効果
フィルタ、リミッタ、加算器の動作を一段のリミッタ回
路で行なうことにより、１つの伝送路でｉ０化に適した
エンファシス回路を実現することができる。また差動構
成としたことによって、リミンタレベルを下げられ、ま
た入力信号レベルが小でも動作することができる。さら
にゲインの設定が容易となり、温度特性も補償される。
路で行なうことにより、１つの伝送路でｉ０化に適した
エンファシス回路を実現することができる。また差動構
成としたことによって、リミンタレベルを下げられ、ま
た入力信号レベルが小でも動作することができる。さら
にゲインの設定が容易となり、温度特性も補償される。
また塾らにスライスレベルの調整が容易となる。
第１図は従来のエンファシス回路のブロック図、第２図
はエンファシス特性図、第６図は従来のデエンファシス
回路のブロック図、第４図は本発明の第１の実施例を示
す回路図、第５図、第６図及び第７図は第４図の等価回
路図、第８図は第４図の回路のエンファシス特性図、第
９図は第４図の回路を適用したヂエンファシス回路のブ
ロック図、第１０図は第１図の回路の具体的な回路構成
図、第１１図はり目マエンファシス特性図、第１２図に
本発明の第２の実施例を示す回路図、第１６図に本発明
の第６の実施例を示す回路図である。 なお１面に用いられている符号において、Ｑｌ・・・・
・・・・・・・・・・・・・・ トランジスタＱｚ・・
・・・・・・・・・・・・・・・・ トランジスタＱ３
・・・・・・・・・・・・・・・・・・ トランジスタ
Ｑ４・・・・・・・・・・・〜・・・・・・ トランジ
スタＲ１〜Ｒ６・・・・・・・・・・・・ 抵抗Ｌ１・
・・・・・・・・・・・・・・・・・ インダクタンス
Ｃ１・・・・・・・・・・・・・・・・・・ コンデン
サ（１］）・・・・・・・−・・・・・・・・・・ 信
号源である。 代理人 土星 勝 常 包 芳 男 〃 杉 浦 俊 貴 第６図 第７図 第８図 第９図 第１０図 ケ゛イノ ７９−
はエンファシス特性図、第６図は従来のデエンファシス
回路のブロック図、第４図は本発明の第１の実施例を示
す回路図、第５図、第６図及び第７図は第４図の等価回
路図、第８図は第４図の回路のエンファシス特性図、第
９図は第４図の回路を適用したヂエンファシス回路のブ
ロック図、第１０図は第１図の回路の具体的な回路構成
図、第１１図はり目マエンファシス特性図、第１２図に
本発明の第２の実施例を示す回路図、第１６図に本発明
の第６の実施例を示す回路図である。 なお１面に用いられている符号において、Ｑｌ・・・・
・・・・・・・・・・・・・・ トランジスタＱｚ・・
・・・・・・・・・・・・・・・・ トランジスタＱ３
・・・・・・・・・・・・・・・・・・ トランジスタ
Ｑ４・・・・・・・・・・・〜・・・・・・ トランジ
スタＲ１〜Ｒ６・・・・・・・・・・・・ 抵抗Ｌ１・
・・・・・・・・・・・・・・・・・ インダクタンス
Ｃ１・・・・・・・・・・・・・・・・・・ コンデン
サ（１］）・・・・・・・−・・・・・・・・・・ 信
号源である。 代理人 土星 勝 常 包 芳 男 〃 杉 浦 俊 貴 第６図 第７図 第８図 第９図 第１０図 ケ゛イノ ７９−
Claims (1)
- 【特許請求の範囲】 １、 差動的に接続された１対のトランジスタのコレク
タに、直列接続された複数の抵抗より成る負荷回路を夫
々接続し、上記複数の抵抗の接続中点間にフィルタ又は
共振回路を接続して成るエンファシス回路。 ２、上記負荷回路に少くとも３個の抵抗よりａす、谷負
荷回路の第１と第２の抵抗の接続中点間に他の一対のト
ランジスタをそれらの′に流通路が互いに逆向きとなる
ように接続して成る％許晶求の範囲第１項に記載のエン
ファシス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57206496A JPS5995716A (ja) | 1982-11-25 | 1982-11-25 | エンフアシス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57206496A JPS5995716A (ja) | 1982-11-25 | 1982-11-25 | エンフアシス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5995716A true JPS5995716A (ja) | 1984-06-01 |
| JPH0468808B2 JPH0468808B2 (ja) | 1992-11-04 |
Family
ID=16524330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57206496A Granted JPS5995716A (ja) | 1982-11-25 | 1982-11-25 | エンフアシス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5995716A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0246014A (ja) * | 1988-08-08 | 1990-02-15 | Toshiba Corp | 非線形エンファシス・ディエンファシス回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5080060A (ja) * | 1973-11-13 | 1975-06-28 |
-
1982
- 1982-11-25 JP JP57206496A patent/JPS5995716A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5080060A (ja) * | 1973-11-13 | 1975-06-28 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0246014A (ja) * | 1988-08-08 | 1990-02-15 | Toshiba Corp | 非線形エンファシス・ディエンファシス回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0468808B2 (ja) | 1992-11-04 |
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