JPS58200624A - 切換え可能な遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の分野 本発１−一般的に祉遅延回路に関するものであシ、更に
具体的には、集積回路において実行するのに通し、切換
え可能な遅延を有する遅延回路に関する。

発明の背景 エレクトロニクス・システムにおいて、信号パスの遅延
に整合させることが必要な場合がある。

輝度及び色度の転移（ｔｒａｖｂａｉｔｉ・％）　４−
１　ＴＶスクＩＪ　−ンと一致する。カラーＴＶ受信機
用のシステムは。

輝度及び色信号パスの遅延を整合させるために。

輝度信号パルスに付加的遅延管強制的に与えることを必
要とする。現在の受信機において、付加遅延は、多重構
成部分（ａｕｌｔｉ　−ｅ＠ｏｔｉｅｓ）のＬＣ回路網
を使用して得られる。

ルマ及びクロマ信号遅延を整合させることは。

ＰＡＬ　、　ＳＥＣＡＭ　、及びＮＴ　ＳＣ伝送標準方
式の１つ以上を受信するｒｖ受信機において、なお−階
困難になる。これらの複数の標準方、式のＴＶ受信機に
おいて、輝度信号パスに必要な遅延社、受信される標準
方式に応じて変化する。然し、多重構成のＬＣ回路網に
より与えられる遅延り、容易に変化させることはできな
い。切換え可能な遅延を与えるために、２個又はそれ以
上の複数構成部分のＬＣ回路網が必要となる。更に、か
ようなＬＣシステムは、寄生高周波匍号を捕獲する（ｐ
ｉｃｋ−ｕｐ）傾向にある。この間ｍｕ、　　フィルタ
素子の物理的大きさ及び広帯域動作に現在利用できるコ
ア材料と隣接して密着できないと云う事実に起因してい
る。寄生間＠會除くために、　　ＬＣ回路網は、３１々
念入りに達薮されなければならない。

発明の目的 従って９本発明の目的は、切換え可能な遅延を有し、寄
生信号管拾い上けるのにより敏感でない改良された遅延
回路を提供することである。

本発明のもう１つの目的は、１１数の標準方式のカラー
ＴＶ受信機に使用するのに適している遅延回路を提供す
ることでおる。

史に９本発明の他の目的は、単−集′Ｉａ回路にて実行
するのに適した遅延回路の改良を提供するととである。

発明の要約 本発明の前述及び他の目的音実行する場合に。

入力、出力、低域通過フィルタ及び減算回路を堝する一
形式の遅延回路が与えられる。低域通過フィルタ社、遅
延回路の入力に結合された入力、微分出力、リアクティ
ブ素子を具える。減算回路は。

第１人力を低域通過フィルタの入力に結合させ。

第２人力を低域通過フィルタの微分出力に結合させ、出
力を遅延回路の出力に結合させる。減算回路は、減算回
路の第１．第２人力信号の大きさく振＠）の差に比例す
る出力信号を与え、遅延回路の出力信号が遅延回路の入
力信号と同相にて遅延されるようにする。

全域通過伝達特性を有する集中素子回路が、限定された
周波数帯域内の入力信号に対して本質的に一定の遅延を
与えることは、技術的に蓚立している。全域通過遅延回
路の動作は、不変の遅延及び動作帯域幅によって定義さ
れる。これらの動作基準は９本質的には遅延回路のラプ
ラス変換伝達ＦＪＡ数の多項式の次数（ｏｒｄｅｒ）に
ょシ決定される。

一般に、ラプラス多積式の次数が高くなればなる−１ど
、遅延回路の動作特性り益々よくなる。かような高次伝
達関数は、２次伝達関数を有する複数の全域通過回路構
成を縦続することにより実行されよう。全体にわたる偶
数次全域通過伝達間数社。

かような縦続回路網により実現される。全体にわたる奇
数次伝達関数ｔ−実行するために、付加的な１次全域通
過構成部分が縦続回路網に付加されよう。

第１図は９周知の能動１次全域通過回路を示す。

第１図において、入力ノード１０は、トランジスタ１２
のペースに結合される。抵抗１５は、トランジスタ１２
のコレクタを電圧パス２０に結合させる。抵抗１３は、
トランジスタ１２のエンツタを電圧バス２８に結合させ
る。コンデンサＬ６Ｉ／ｉ。

トランジスタ１２のコレクタを出力ノード１１に結合さ
せ、抵抗１４は、トランジスタ１２のエミッタ管出力ノ
ード１１に結合させる。若し、抵抗１３及び１５が勢し
い抵抗値を有する場合には、２フラス変換記法にて表わ
される第１図の回路の伝達特性は下記の式にて与えられ
る。

ただし、Ｖｏは出力ノード１１における電圧であυｔ　
’ｉは入力ノード１０における電圧であシ、ｃは、コン
デンサー６の容量＋ＲＦｉｌ抵抗１４の抵抗値である。

２次全域通過伝達特性は、下記のようなラプラス変換記
法にて表わされる。

２次全域通過伝達特性は、下記の如きラプラス変換記法
にて表わされる。

（２）式の伝達関数は、１対の複素共役極ＳＰ＋　ｌ　
ＳｐＲ＋１対の複素共役零ＳＺ１＋５Ｚｆｆｉを有する
極零図（ｐｏｌｅ　−Ｚａｒａ　ｄｉａｇｒａｍ）とな
シ、夫々下記の如く与えられる。

１ （２）式の伝達関数によって４えられる最大遅延は近似
的に４７αとなる。

（２）式によって限定される極及び零位置ｄ、ａ及びｔ
を変更することによシ変化される。。然し、α。

τの変分は、極零図の虚軸のまわシで対称に変化しない
。２位の全域通過回路を縦続し、各回路に対してａの適
当な値を選択することによって所望の偶数次レスポンス
を実行できる。また、（１）式の伝達特性を有する構成
部分を更に加えることによって奇数次レスポンスを実行
できる。

［２図は、（２）式の伝達関数を与える全域通過回路を
示す。第２図において、入力ノード２２は。

トランジスタ２４のペースに結合される。トランジスタ
２４のコレクタは、電圧バス４０に結合される。抵抗２
５は、トランジスタ２４のエミッタをノード４５に結合
させる。抵抗２６は、ノード４５をトランジスタ２９の
ペースに結合させる。コンデンサ２７は、ノード４５ｔ
−）ランジスタ２９のエミッタに結合させる。トランジ
スタ２９のコレクタは、電圧バス４０に結合される。コ
ンデンサ２８ハ、トランジスタ２９のペースをトランジ
スタ３５のペースに結合させる。電流源３４は、トラン
ジスタ２９のエミッタｔ−電圧バス４１に結合させる。

抵抗５２は、トランジスタ３３のペースをトランジスタ
３３のコレクタに結合させる。トランジスタ３３のエミ
ッタは、電圧バス４１に結合される。抵抗３１は、トラ
ンジスタ３３のコレクタをトランジスタ３５のエミッタ
に結合させ、抵抗６０は、トランジスタ２４のエミッタ
をトランジスタ５５のエミッタに結合させる。トランジ
スタ５５は、ペースをバイアス電圧ノード３６に結合さ
せ、抵抗５７ｆ：Ｍてコレクタを電圧バス４０に結合さ
せる。トランジスタ３５のコレクタは、ｔた出力ノード
２５に結合される。

ｍ２図の全域通過回路は、全域通過伝達関数を与えるよ
うに接続された低域通過フィルタ及び減算回路から成る
。抵抗２５及び２６．コンデンサ２７及び２８．トラン
ジスタ２９．′＃Ｌ流源３４は、低域通過フィルタｔ＃
ｓ成する。トランジスタ３５のペースにおける入力イン
ピーダンスは、抵抗３２によって与えられる並列帰還に
より極めて低くなる。

との間に接続されているのと本質的に同様である。

入力ノード２２からトランジスタ２９のエミッタまでの
伝達関数は１次の如くなる。

たたし、’１は入力ノード２２の電圧ｔ　Ｖａはトラン
ジスタ２９の工電ツタにおける低域通過出力電圧、Ｒ麿
は抵抗２６の抵抗値ｓ　　Ｃ１はコンデンサ２７の容量
、Ｃ８はコンデンサ２８の容量である。

トランジスタ２９のエミッタとペースにおける信号が略
々勢しいと仮定すれば、コンデンサ２８に流れる電流６
は９次式にて与えられる。

＝、　＝　ｉｔ、ａｃ。

電流ｉ！は、低域通過フィルタの微分出力信号を表わす
。（２）式の所望の全域通過特性（レスポンス）社、イ
、に比例する信号を遅延回路の入力に比例する信号から
減算することによって実行される。この関数は、前に参
照された減算回路によって実行される。

ＷＪ２図において、減算回路は、抵抗３０．５１．５２
及び５７．トランジスタ５５及び３５を具える。トラン
ジスタ３５のエミッタは、極めて低い入力インピーダン
スを与える。従って、トランジスタ３５及び抵抗５２に
より形成される帰還回路に印加される電流Ｓｓ　Ｕ、　
を流１１をトランジスタ５５のエミッタに流入させる。

電流ｉＢは次式にて与えられ４ もう１つの電流ｉ４は、また、入力ノード２２に印加さ
れる電圧によりトランジスタ３５のエミッタに流入する
。トランジスタ３５のエミッタに流入する電Ｒ４ｍ及び
１４　を加算し、信号の位相を考慮に入れると、第２図
の回路の伝達関数は次式にて示される。

’　　”　　　　１＋ａｃ、（Ｒ１＋Ｒ，）＋Ｓ”ＣＩ
Ｃ，Ｒ，Ｒ雪ただしｔ　　’ｏは出力ノード２５の電圧
ｔ　Ｔｏは抵抗３０の抵抗値Ｉ　　Ｒ４は抵抗３１の抵
抗値、Ｒ＠祉抵抗５２の抵抗値、Ｒ，ｌｄ、抵抗３７の
抵抗値、他の変数ｔ＝Ｌ　（３１式と同様の素子を表わ
す。

（４）式は下記の式の形式にて書きなおされる。

ただし、各項は下記の如く示される。

τ”　’ｌ’１ＲＩＮｌ　＊　　”τ＝　Ｃｍ（ｆｆ１
＋１ｍ）若し、下記の如ｔｋ条件が昧せられると。

（５）式は、付加的利得係数を有し、（２）式に定義さ
れる全域通過伝達関数の形式となる。従って、第５図の
回路は、所望の全域通過特性（レスポンス）を与える。

第３図は、制御信号を与えるように変更された第２図の
回路を示し、信号遅延を使用可能にしたシ、使用禁止に
する。第２図と同一番号を有するＲ３図の素子は、第２
図において既にｈ＋されているのでこれ以上説明しない
。その他にｔｔｐＪｓ図において抵抗３９Ｕ、入力ノー
ド２２をバイアス電圧ノード４３に結合させる。トラン
ジスタ３８は。

そのベースに印加される制御信号に応動する工建ツタフ
ォロワーを形成する。トランジスタ３８杖。

コレクタを電圧バス４０に結合させ、ベースを制御人力
４２に結合させ、エミッタをトランジスタ２９０ベース
に結合させる。トランジスタ３８のベースが低電圧状態
に保持されると、トランジスタ３８秩非導通状態に維持
される。絽３図の回路は、第２図に関連して前述した全
域通過回路網として動作する。制御人力４２に印加され
る電圧か。

大きく充分なマージン（ｌａ界）だ社ノード４５のバイ
アス電圧を超えると、トランジスタ３８は。

導通状態に入Ｄ）ランジスタ２９のベースに低インピー
ダンスを与える。次いで、信号電圧がトランジスタ２９
のベースに発生されず、信号電流がコンデンサ２８に流
入しない。トランジスタ３５に流入する信号電流は、単
に入力ノード２２の電圧によって発生される電流イ、に
すぎない。出力ノード２３においてその結果発生する出
力電圧は。

次式によって与えられる。

（６）式によって与えられる出力電圧は、トランジスタ
５８が導通しない場合に得られる出力電圧の振幅に尋し
い。然しなから、その出力信号は、入力ノード２２の電
圧に関し、遅延を有していない。

第６図の回路の幾つかの％１帖　これらの回路の縦続會
容易にする。トランジスタ５８が、トランジスタ２４か
らの工電ツタ電流全部を奪わないと仮定ブれば、トラン
ジスタ２４のエミッタ電圧祉９本質的に一定のままであ
る。その結果、トランジスタ５５．５５に流入するバイ
アス電流は、著しく変化しない。従って、ノード２３の
零入力（ｑａｎｉｍ−Ｂａｎｔ”）の出力電圧は、遅延
回路がスイッチオフされている場合、影譬されない。か
くして、出力信号レベル及び零入力の出力電圧は、ノー
ド４２の制御入力信号の状態にかかわらず９本質的にｌ
１＝ｒｌ　−のままである。ｗＪ３図の回路は、全域通
過特性を与えるから、いかなる段の零入力電圧の増分変
化の増幅も、信号増幅と同一になる。大抵の場合。

この利得は、ユニティ（１）であシ、いかなる構成部分
の入力に誘起されるバイアス電圧オフセットも。

連続する縦続部分によって増幅されない。かくして、連
続する部分の飽和（ｚａｔｍｒａｔｉｍ’ｖｈ）も発生
しない。従って、第２図又は謝５図に図示したと同様の
いかなる回路数も縦続接続できる。

前述したいかなる縦続構成部、′分も第５図の如くそれ
らの遅延を除去する手段を具備する。従って。

別々の遅延値を禍する遅延回路網が容易に実現される。

更に、多数のこれらの構成部分の制御ノード４２妹並列
に接続されるので、１個以上の縦続構成部分れ、１つの
制御入力信号によってその遅延を制御させる。

ま九、素子の許容範囲（ｔａｌａｒａ％ｅｓ）　　が所
定の応用に要求される必要精度に対して余シに大きすぎ
る場合にａ、縦続回路網は、付加構成部分によシ夾埃で
きる。不必要な構成部分は、製造中に１例えば金輌リン
クを切断することによりａａされ。

所望数の縦続部分のみを動作可能状態のままにしておく
。

縦続遅延回路鉱、複数の標準方式のＴＶ受信機の輝度（
ｌｋＩＩＩａ）＠号パスに置くことができる。かような
遅延回路は、受信し丸缶標準に対して異なる遅延を与え
るようにつくられ、その遅延は、縦続構成部分の１個又
はそれ以上の制御入力に与えられる制−信号によって制
御される。

ここに開示した能動遅延回路は、集積回路形式：１ にて容易に奥行できる。かような遅延回路は、インタフ
タを必要とせず、　　ＬＣＣ遅延上シも物理的に極めて
小さくなるから、寄生信号のピックアップを受けること
が少なくなる。

電流イ諺乃至ｉ４までを加算する丸め他の手段を考える
ことは、技術上の１つの知識として実現できる。第２図
、第３図に図示された配置は、単に原理ｔ−Ｆｉｔ明す
る１つの可能な実施例にすぎない。

従って、この開示は、切換え可能な遅延を有する新規か
つ改良された遅延回路を与える。切換付き遅延回路は、
複数標準方式のカラーＴＶ受信機に使用するのに適して
いる。それは単一集積回路の夾拘に適してお９．現在カ
ラーＴＶ受信機に使用されているＬＣ遅延回路よシも寄
生信号ピックアップに敏感でない。

【図面の簡単な説明】

第１図れ、−次全域通過回路の構成図である。 第２図は、二次全域通過遅延回路の好ましい実施例の構
成図である。 第５図は、遅延回路を使用可能にし、まえ使用禁止にす
る制御回路を更に具える第２図の好ましい実施例の構成
である。 特許出願人モトローラ・インコーホレーテッドＰ’ｌＧ
、　　　１

Claims (1)

1. 【特許請求の範囲】 １、単一半導体チップ上に集積化可能である低域通過フ
   ィルタ及び減算回路を具え、該減算回路は、漫延される
   入力信号の振幅差に比例する出力信号と低域通過フィル
   タからの微分出力信号を与える。全域通過周波数特性を
   有する遅延回路。 ２、低域通過フィルタは、遅延回路の入力に結合された
   入力、微分出力及びリアクティブ素子を具え、減算回路
   は、第１人力を低域通過フィルタの微分出力に結合させ
   、出力を遅延回路の出力に結合させるものであシ、かつ
   減算回路社、減算回路の第１．第２人力信号の振幅差に
   比例する出力信号を与え、遅延回路出力信号性遅延回路
   入力信号から同相で遅延されるようにする賜のであシ。 制御入力は、遅延回路入力と遅延回路出力との間の位相
   遅延を可能にしたり禁止するものであり。 遅延回路祉、集検回路にて完全に実行され、減算回路社
   、減算回路の１Ｍ１人力に結合されたペース。 エミッタ及びコレクタを有する第１ト２ンジスタ。 減算回路の出力に結合されたコレクタ、ペース及びニオ
   ツタを有する第２ト２ンジスタを有する第２トランジス
   タ、減算回路の＃！１人力と＃１１）９ンジスタのコレ
   クタとの間に結合され＆Ｊ１１抵抗。 第１トランジスタのコレクタとＪＩ２）ツンジスタのエ
   ミッタとの間に結合されたｊｌ！２抵抗、減算回路の第
   ２人力と第２トランジスタのエミッタとの間に結合され
   る第５抵抗、ｊＩ２）ツンジスタのコレクタと＃Ｊ１電
   圧パスとの間に結合される第４抵抗、諏１トランジスタ
   のエミッタに結合される第２電圧バス、第２トランジス
   タのペースに結合されるバイアス電圧ノード、を具備す
   る前記特許請求の範１ｉ！ｉ＠１項記載の遅延回路。