JPS5989413A - Icの配線パタ−ン形成方法 - Google Patents

Icの配線パタ−ン形成方法

Info

Publication number
JPS5989413A
JPS5989413A JP19894682A JP19894682A JPS5989413A JP S5989413 A JPS5989413 A JP S5989413A JP 19894682 A JP19894682 A JP 19894682A JP 19894682 A JP19894682 A JP 19894682A JP S5989413 A JPS5989413 A JP S5989413A
Authority
JP
Japan
Prior art keywords
film
target
flat plate
plasma
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP19894682A
Other languages
English (en)
Other versions
JPH023538B2 (ja
Inventor
Hide Kobayashi
秀 小林
Kazuyuki Fujimoto
藤本 一之
Yoshio Nakagawa
宣雄 中川
Katsuo Abe
勝男 阿部
Tsuneaki Kamei
亀井 常彰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP19894682A priority Critical patent/JPS5989413A/ja
Publication of JPS5989413A publication Critical patent/JPS5989413A/ja
Publication of JPH023538B2 publication Critical patent/JPH023538B2/ja
Granted legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は成膜対象基板上に合成膜、例えばSi合金膜を
スパッタリングにより形成し、半導体装置を製造する方
法に関するものである。
〔従来技術〕
第1図は代表的な^Ices)ランジスタの断面構造を
示したものである。ゲート酸化膜上のゲート配線体は多
結晶シリコン72を用いている。
M OS )ランジスタを高速化するためにゲート配線
部の抵抗を減少させ、MυSトランジスタの動作速度を
向上させる必要がある。
〔発明の目的〕
本発明の目的は、上記従来技術の問題点に鑑みスパッタ
リングによって試料基板表面上に良質の高融点金属と、
シリコンとの合成膜のICの配線パターンを形成するI
Cの配線パターン形成方法を提供するにある。
〔発明の概要〕
本発明は、上記目的を達成するために、異なった種類の
側斜を配設したターゲット平板を準備し、プレーナマグ
ネトロンスパンタリング電極を用いて上記ターゲット平
版上にプラズマを発生させ、この発生されたプラズマの
位置を磁気的に移動させて成膜対象基板上に所定の組成
比でもって合成膜を形成することを特徴とするものであ
る。特に高融点金属を含む所定の組成をもった合金ター
ゲットを準備することが困難であることに着目してスパ
ッタ電極構造体のターゲット平板部分を2種(例えば高
融点金属No。
Ta9 ” I St e Cy s N 71I、 
F * Zr v Tc* l?u e Rh g B
f @Ir 、 Us 、 Reと他の金属Si、)ま
たはそれ以上の物質領域を別々に設け、スパッタリング
により合成膜(例えばMo +Si 、 Ta +Si
 、 Zr+Si 、 C’r +5iWo−4−5i
 、 Pt−4−5i 、 Pd+5i 、Rh+Si
 、 Ir+、Si )を形成するようにした。
また、本発明の要点とするところは、磁力線が一つの磁
力線テから発生した場合には、その性質として交鎖する
ことがなく、磁力線相互にMaxwell応力なる引力
ないし斥力が作用することVC鑑み、複数の磁極を有す
る一つの磁力線源を構成し、その一部の磁極に発生する
磁力線を制御して他の残りの磁極に発する磁力線分布の
立つ位置を移動させることKより、プラズマの立つ位置
を移動させ、ターゲット平板として被スパツタ物質とし
て2種以上の異った物質領域を設け、プレーナマグネト
ロンスパッタによって任意の組成をもった合成膜を形成
し、以って、半導体装置τ製造できるようにしたもので
ある。
ところでMO5型半導体メモリにおいてpot ySi
層のみでは高い配線抵抗となり、動作速度を十分高くす
ることは出来なかった。そこでこのpoly Si層に
低抵抗であるAt層を形成することが考えられるが不純
物拡散の工程で1000t:付近で熱処理する必要があ
り、これによってAt層が溶かいしてしまうという問題
点があった。そこでpoly Si層の上に高融点金属
のシリサイド層を形成できれば、ゲート部の配線抵抗を
低下させ。
動作速度を大巾に改善されたMUS型半導体メモリを得
ることができる。一方高融点金属又は耐火金属は当然の
ことながら高い融点を有するために精練がむずかしく、
高融点金属シリサイド(シリコンとの金属間化合物)の
純度のよいもの、例えば半導体装置で通常要求される9
9.995係の純度のもつものは実用的なターゲツト材
として製造することは困難であり、高融点金属シリサイ
ドを使用するMUS半導体記憶装置のゲート配線工程で
は、プロセス上、大きなあい路になっていた。
またMo5i20合金ターゲットについていえば、真空
溶解による精練が困難なために、ホットプレス法(高温
下で粒子を圧縮成形する方法)で製作するが、その際に
Mo5 i 2粒子間の接合を促・ 進するためにバイ
ンダ材を使用するので、純度を低下させる問題があった
。しかし本発明によればこれらの問題点をも解決するこ
とができ、動作速度が大巾に改善されたMO5型ICメ
モリを得ることが出来た。□ 〔発明の実施例〕 以下、本発明を実施例によって詳細に説明する。
第6図は本発明のプレーナマグネトロン方式スパッタリ
ング装置を示す概念説明断面図である。複数の材料21
a 、 2iaを配列したターゲット側斜平板(以下タ
ーゲット平板という。)21の裏面にヨーク22により
磁気結合されたリング状磁極23と、そのリング状磁極
23の中心部に円柱状磁極24とが、磁気回路を構成し
て配置されている。これらの磁極:1.24によってタ
ーゲット平板210表面側の空間に磁力線の分布、換言
すれば円環体(”fortbr )の高さ方向に垂直な
平面で半裁し、その半裁面がターゲット平板210表面
に平行におかれた半円環状磁界分布、通称トンネル状磁
界分布25が発生する。このトンネル状磁界分布25に
よって、その内部に上記環状プラズマ状イオン30が高
濃度に閉じ込められる。
このプラズマ状イオンは、さらに陽極26とターゲット
平板21の裏面に設置された陰極27間に高電圧電源V
sにより印加された高電圧により発生しているターゲッ
ト平板210表面にほぼ垂直な電界(図示せず)によっ
て加速され、ターゲット平板210表面に衝突し、その
結果、ターゲット平板210表面から順次、その原子又
は粒子がはじき出され、侵食領域2日が形成される。こ
の侵食領域28は、以下の説明から推定されるように、
スパッタリング工程の時間経過に伴って侵食度が進むが
、この侵食は通常第6図に示す構成のターゲット平板構
造体では、ターゲット平板21の特定の領域に限定され
て進行する。前記侵食領域は、磁力線がターゲット平板
に平行になる点あるいは領域に対応して発生する。なお
、説明が遅れたが、図において29は絶縁板、31はタ
ーゲット平板21を冷却する媒質(例えば水)の導入出
管である。62はシールするりリングである。易は陽極
26と陰極27とを電気的に絶縁する絶縁ブツシュでア
ル。
即ち本発明に係るスパッタ電極構造体について説明する
。物質Aからなるターゲラ) 21A及び物質Bからな
るターゲット21BKよって構成されるターゲット平板
2102つの物質に4たがってプラズマ30(lが発生
するよう磁力線25が発生するよう磁極23 、24を
設けろ。基板10には、このためターゲット平板21の
エロージ誉ン部2B(Zより物質l、Bからなる合成薄
膜、例えば合金薄膜が成膜される。
第4図は、本発明に係わるスパッタ電極構造体の他の一
実施例を示した概略断面を示したものである。該スパッ
タ電極の主たる構成要素としては、円形ターゲット平板
21αと、環状ターゲット平板21h* 21cとがら
構成されているターゲット平板21と、このターゲット
平板21が遺品なろう付手段で固定されており、陰極と
して働く銅製のバッキングプレート35ト、ターゲット
平板21と平行に静止対向で置かれている成膜対象基板
10と、この成膜対象基板10とターゲット平板21と
の間の中空4間にプレーナマグネトロンスパッタ電極と
して適旨な強度を発生させる磁極56 、37 、38
と、これらの磁極56 、37 、38を励磁するため
の励磁コイルである内側励磁コイル69.外側励磁コイ
ル40と、これらのコイル39 、40と磁極36 、
37 、38とでもって一つの磁束発生源として構成さ
れるヨーク41と、内外励磁コイルの配線用端子42、
外側励磁用コイル配線用端子45と、真空槽44に該ス
パッタ電極を絶縁してとりつけるための絶縁部材45と
、真空シール用0リング46と、ターゲット平板21に
電界を印加するためのバッキングプレート35と電気的
に導通している電極ボディ66からの配線用引き出し端
子57と、ターゲット平板21の前面以外で発生する不
必要な放電を防止するとともに該スパッタ電極の陽極と
して働く接地された陽極58′とがある。
ターゲット平板21は前にも述べたように、円板状の第
1の部材21(Zと、21αを囲む環状の第2のターゲ
ット部材21bと、21bを更にとり囲む環状の@3の
ターゲット部材21Cかも構成されている。本実施例で
は、第1のターゲット部材21aを5iとし、第2のタ
ーゲット部材21bを環状のC″rとし、第3のターゲ
ット部材21(?を円環状のSiとした。これら5つの
ターゲット部材は、同心円状に配置されている。
第4図に示す実施例では、ターゲット平板21は円形で
あるが、これは本実施例で用いた成膜対象となる基板が
円形であるためで、矩形の基板を用いる時には矩形のタ
ーゲット平板を用いる時には矩形のターゲット平板を用
意することが適当であろう。即ち本実施例で述べる円形
の電極構造体電極部は一実施例であり、矩形等の電極部
の形についても本発明から外れるものではない。
またバッキングプレート65の裏側に水等の冷媒を通す
流路(図示せず)が形成され、この流路に外部から磁界
発生用ヨーク41等を介して上記冷媒を供給、排出する
パイプ31が設けられ、ターゲット平板21を冷却する
ように構成している。
第5図は、本電極構造体の励磁用電源の概略構成を示し
たものである。該励磁電源部の主たる構成要素としては
、内側電磁石コイル39、外側電磁石コイル40を全く
別に制御するために、電流供給回路が、2つ組み込まれ
ている。該励磁電源部、該内側および外側電磁石コイル
39゜401C印加する電流を全く任意に、すなわち、
時間的に変化せぬ一定電流または一定の周期をもった矩
形波形、三角波状、交流波形等の電流波形に設定するこ
とができるようにマイクロプロセッサ51とメモリ52
を用いており、キーボード53、または適当な外部記憶
装置50(例えば、磁気テープ、磁気ディスク)から所
定の電流波形に関する情報を与え、マイクロプロセッサ
51の出力をデジタル−アナログ信号変換器54α、5
4b(D−Aコンバータ)に加え、これを更に電流増幅
器55a、 55Aにて該内、外側電磁石コイル39 
、40を励磁できるだけの所定の強度にまで増幅する。
第5図の該励磁電源部は、制御対象としては、該内、外
側電磁石コイル39 、40を扱うので、定電流特性を
もつ電源であり、また出力電流検出部56α、56bに
より、出力電流すなわち該各型磁石電流値を検出し、こ
れをαM変換器54a。
54hより与えられる所定の電流値と比較し、補正を行
うために、電流増幅器55(Z 、 55Aに情報を帰
還する手段をもっている。
スパッタリングを行わせしめる放電電力を供給するため
の高圧電源すなわちスパッタ電源には従来からよく知ら
れているように0〜800V程度の出力電圧とO〜15
A程度の出力電流をもつものを用いた。またよく知られ
ているように、グロー放電へ投入する電力を制御するた
めに、この高圧電源は定電流出力特性をもつものである
前述したとおり、ターゲット平板上でスパッタリングの
起る侵食領域はプラズマリングの発生する場所のほぼ直
下に位置する。またプラズマリングの発生は、通常のブ
レーナマグネトロンで用いる1〜10mtorr内外の
スパッタ圧力に於てはターゲット平板の第1の主面上の
中空空間の、ターゲット平板の第1の主面から10〜2
0間程度の距離における磁界ベクトルがターゲット平板
の第1の主面に平行となる領域に集束され、起こる。
したがって、ターゲット平板上の侵食領域の発生位置を
知るにはターゲット平板の第1の主面側の中空空間に於
ける磁束分布を知ることが有力な手段となる。
シタ力って、本実施例によるスパッタ電極構造体による
成膜膜厚分布等の緒特性を求める実験を行うまえにター
ゲット平板21の第1の主面上の中空空間に於ける磁束
分布を測定した。磁束分布の測定には、ガウスメータを
用いた。
第6図及び第7図は本実施例であるスパッタ電極構造体
のターゲット平板21の第1の主面21の第1の主面上
の磁束分布を擬似的に求めるために、第5図の本実施例
とは離間−の大きさのヨーク材を製作し、実測した一例
である。第4図の実施例と、この擬似的に製作したヨー
クとのちがいは、第5図の内、外側電磁石コイル39゜
40を埋め込んでいる壽が浅いことである。
第6図、及び第7図の縦軸は、該磁極端66゜37 、
58上の高さく鴫)、横軸は第4図に示したスパッタ電
極溝遺体スパッタ電極部の中心軸、即ち該磁極端56の
中心軸から、外向き半径方向への距離(mm )である
。第6図では、内側電磁石コイル59と外側電磁石コイ
ル40の起磁力はそれぞれ4011となるようにした。
第7図では内側電磁石コイル69と、外側電磁石コイル
40の起磁力は15:1となるようにした。第6図及び
第7図では、内側コイル69と外側コイル40vC流す
電流の向きは、互いに逆向きにした。
前述したように、磁界ベクトルがターゲット平板12の
第1の主面と平行となる領域にプラズマリングが発生す
るので、第6図及び第7図中それぞれ48 、49で示
された領域にプラズマリングが発生する。
したがって、第6図及び第7図から明らかなように、該
内、外側磁石コイル49 、50に付勢する起磁力を変
化させることにより、プラズマリングの発生場所を移動
させることができる。
第6図及び第7図に示した例では、該内側電磁石コイル
39の起磁力を一定とし、該外側電磁石コイル40の起
磁力を内側電磁石コイル39の起磁力の1/4oから1
/15に変化させたが、逆に核外4A11 !磁石コイ
ル40に鳥える起磁力を一定として、該内側電磁石コイ
ル39に与える起磁力を変化させても、第6図及び第7
図と同様に磁界ベクトルが該ターゲット平板12に対し
て平行となる領域を移動させることができる。
本実施例の説明を始める前に、第4図に示した電極構造
体と、第5図の駆動電源系による成膜対象基板10上へ
の基本的な成膜膜厚分布特性について述べる。この場合
、まずターゲット平板21は、前述した如く、3重環状
構造ではなく、単に一つの材料でできている場合から説
明を始める。
第8図はターゲット平板上に発生する円環状浸食領域2
日の直径りに対して、ターゲット平板21の第1主面上
から85調の距離にターゲット平板の第1の主面と平行
におかれた成膜対象基板10上の成膜膜厚分布特性がい
かに変化するかを計算で求めた例であり、本発明の第1
の基本的な技術思想を説明するものである。縦軸には成
膜対象基板の中心での成膜膜厚を100%とした膜厚を
示し、横軸には該成膜対象基板上、核成膜対象基板中心
からの外向き半径方向の距離(団)を示した。
第8図で明らかなように、該円環状の浸食領域28(Z
の直径りが大であると、該成膜対象基板上、半径100
mm程度のところに成膜膜厚分布として肩をもつ云わば
、双峰の形をした成膜膜厚分布特性を得る。逆にD =
 125 f6mm以下では、この成膜膜厚分布特性上
の肩は消失し、該成膜対象基板上の中心に山をもつ、云
わば単峰の成膜膜厚分布特性を得る。
以上の議論は、円環状浸食領域28aの直径りについて
述べたが前にも述べたようにプラズマリングのほぼ直下
にこの侵食領域が発生することから円環状浸食領域の直
径をそのままプラズマリングの直径と考えて差しつかえ
ない。したがって第6図及び第7図に示した磁界分布特
性の制御性により、プラズマリングの直径を変化させ、
第8図に示す如く、様々な成膜膜厚分布特性を任意に得
ることができると予想できる。
第9図に示した曲線61は例えば第4図に示した内側電
磁石コイル39の電流と外側電磁石コイル40の電流を
お互いに逆極性に通じ、且電磁石の起磁力を外側電磁石
コイル40、内側電磁石コイル60との起磁力の比′f
!!1+40とした時に得られると予想される成膜膜厚
分布特性の概念図であり、また第9図に示した曲線62
は例えば内側電磁石コイル39と外側電磁石コイル40
との起磁力の比を15:1としてプラズマリングの径を
小さくした時に得られる成膜膜厚分布特性の概念図であ
る。
1つの成膜対象基板への成膜工程中に、該内外側電磁石
の起磁力を変化させ、第9図に示す61 、62の如き
成膜膜厚分布を与える操作を適当に行えば、結局は該成
膜対象基板上では曲線61と曲線62がたし合わされた
合成膜厚分布として。
第9図に示す曲線63の如き、該成膜対象基板上の広い
範囲にわたって、均一な成膜膜厚を得ることができる。
第10図、第11図、第12図、第13図は、本実施例
の基本特性、即ちターゲット平板が一種の材料で構成さ
れている場合の成膜量の成膜対象基板10上の成膜分布
を示したものである。
第10図乃至第13図は、いづれもターゲット平板21
の第1の主面と、成膜対象基板10との距離を76閂と
した時の実際の成膜量分布であり、ターゲット材料とし
てはAt−2%Si(純度99.999911)ヲ用し
・、スパッタガスとしCAr(純度99.999%)5
.4mTorγの条件で得たものである。
励磁コイル59 、40の励磁条件は、外側励磁コイル
電流=0とし、ターゲット平板21の第1の主面上15
喘に約200Ga1L、rgの磁束密度が得られ/l、
 −1: 5 K、内側励磁コイル電流を印加し、その
後外側励磁コイルに、内側励磁コイルとは逆極性に実験
条件にしたがって所定の電流を印加した。
第10図はプラズマリングの直径が約94胴となるよう
に、外側励磁コイルに電流を印加した時に得られた成膜
量分布である。プラズマリングの半径は、成膜実験後の
LO−ジエン領域28σを表面あらさ計により求め、定
めた。
第11図は、同様にプラズマリング直径が150間のと
き得られた成膜量分布特性である。
第12図は、同様にプラズマリング直径122胴のとき
に得られた成膜膜分布特件である。
第10図〜第12図かられかるようにターゲット基板距
離が75簡の場合、プラズマリング直径が122調程度
であると、最も広い範囲に平坦な成膜が行えることがわ
かる。
第13図はプラズマリング直径が94媚である時間を、
8秒間とし、次にプラズマリンク直径が150mである
ときを11秒間として、このサイクルを5回くりかえし
、約1μmの成膜を行った時の成膜量分布特性である。
プラズマリング直径カ122恒であるときの第12図の
特性にほぼ近い成膜分布特性を有す。即ちプラズマリン
グ122咽の成膜量分布特性とほぼ同様のものを、プラ
ズマリング直径94咽と150同において得られる成膜
分天特性を合成することにより、模擬的に得ることが云
える。
ここで第4図に示した5重環状ターゲートの場合につい
て説明を進める。第14図は同記6重環状ターゲットと
、プラズマリング直径が94咽と、150mmのときの
お互いの位置関係を模式的に示したものである。同図中
に示したようにプおり、エロージョン領域28(Z’ 
、 28L:が発生すると考えられる。
次に本発明の最も著しい効果について述べる。
第14図に示した寸法の3重環ターゲット平板21をM
o 21b’ 、 Sj−21α*21c’で作成し、
実際に成膜した結果を第15図に示す。第15図のプラ
ズマリングの条件は第13図と同一で、プラズマリング
直径が94咽である時間を8秒間、プラズマリング直径
が150咽である時間ヲ11秒間としてこのサイクルを
5回繰り返した。
第15図の縦軸はSiの成膜対象基板中央での量を10
0%としてあり、NoはSiに対するアトミックパーセ
ントで示しである。この組成分布はエネルキ分散型X線
分析装置により調べた。基板上約140φ膿にわたり、
Mo=St=1+ 2の組成が±5%以内に守られてい
る。このようにMoとSiが各々薄い層状の構造をとり
、堆積されるが、この堆積された膜は未だMoS i 
2合金膜とは云えない。そこで成膜後、成膜されたウニ
ノーをイオン打込後不純物拡散を行って1000でAγ
雰囲気またはN2雰囲気中で1時間熱処理を行うことに
よって、合金化され、第2図に示すように実際のゲート
配線膜75として使用できる。即ち。
第2図はMO5型ICメモリの一部断面を示した図であ
る。70はイオン打込み領域を示し、71は別(〕2.
72はPo1ySif@を示す。このようにPo1y、
Si層72だけのゲート部の配線だけでは高抵抗となり
、MO5型ICメモリの動作速度は改善できなかった。
しかし、このI’oly、Si層72の上に前記の如(
MoSi20合金膜7ろが500(] ;i程度に形成
できるので、Po1y、Si層72を同様に不純物拡散
の際に溶けることなく存在でき、しかも良質なA4o5
i2の合金膜74が形成でき、動作速度が大巾に改善さ
れ、かつ高信頼度を有するAi Q S型ICメモリを
得ることができる。
ところで発明者らの実験によれば、成膜直後のMOとS
iから成る薄い層構造は、No 、 Si合計で500
7g程度の厚さであれば、プロセス上問題を生じプLか
った。従って前記の如く、もし5000λのMoSi2
膜が必要であれば、大略10回程度のサイクルを設定す
れば十分と考えられる。
次に本発明のもう一つの著しい効果を示そう。
第16図はプラズマリング直径ケ80配と、164調と
に変化させながら成膜した時のMOとSLの組成分布特
性である。このときまずプラズマリング直径が80胴で
ある時間を4秒とし、その後にプラズマリング直径が1
64咽である時間65秒とし、このサイクルを4回繰返
えし、成膜対象基板10上に成膜した。その結果5i 
+ No = 100 + 9.6(アトミックパーセ
ント)の組成が成膜対象基板上150mmKわたり実現
している。ここで十分に注意を引く点は、プラズマリン
グの径の大きさを制御することで、得られた膜成を組成
分布を十分に広い範囲にわたり一定に保ちながら、自由
に定めることができろということである。
即ち、本実−例についていえば、外側励磁♂イルに印加
する電流波形を定めろことで、組成が制御できるという
ことがあり、これは今までのスパッタ電極では全く考え
られなかった全く新しい非常圧有効な自由度であると云
うことができる。
第17図は、第15図及び第16図に示した成膜量分布
を得たときの外側励磁コイル40に印加した電流波形の
例である。図中Tはプラズマリングの直径変化の一周期
であり、第15図ではT=19秒、第16図では105
秒である。プラズマリング直径が大である時間をTo、
プラズマリング直径が小である時間をTiとすれば、T
 =To +Tiであり、第15図についていえば、r
i−,8秒、′TO−11秒であり、第16図について
いえば%1’i=4秒、To =6.5秒である。
第17図においては外側励磁コイル40の電流は矩形波
状であるが、もちろん三角状や、正弦波状の波形であっ
ても、その振幅、位相等を考慮すれば、第15図、及び
第16図の如き成膜量分布特性が得られる。
第18図は階段波状の電流を外側励磁コイル40に流し
、成膜を行ったときの波形である。このvj1? &エ
ノmの間TIE Rl[i m (〕(1(7m(71
] をと リ 、Ti0間1iyとり、Tm’の間1m
’ (10< If< Ii )の値をとり、10間1
oの値をとる。
Tm’−4−Tm = Tmとして、この間はプラズマ
リングは、liで与えられるプラズマリング径よりも大
きく、loで与えられるプラズマリング径よりも小さい
中位の大きさの径をとる。Tm’=Tm’でなくとも、
また電流値も1m’ =Imである必要はない。
第18図の如き階段状波形での成膜を、Ti=4sec
 、 Tm (=Tm’+Tm ):2 sec 、 
To =65sec 、 Im=Imで、IO<1m〈
ハの条件で行った。この条件はTm=Osecと−[れ
ば、第16図の成膜条件と同じであるように、第18図
中のIi 、 Ioを定めた。また1mは丁度プラズマ
リングが第4図または第15図に示しであるMOの第2
のターゲット部材21b。
21b′上に来る値に調整した。この時得られた成膜量
分布特性を第19図に示す。第19図の成膜量分布特性
は、第16図の特性のSiの曲線をそのままにNoのア
トミックパーセントのみ増加させた形となっている。即
ちこのことは、第18図に示す如きプラズマリングが、
その成膜中の一サイクル中の径の最大値でも、最小値で
もない中間の値をとらせることで1組成制御が行えるこ
とを示している。この第2の組成制御方法は、第10図
に示した最も広く平坦な膜をつけうるプラズマリング直
径を、あるプラズマリングの制御サイクルのなかに導入
しても、膜厚分布を大きくは乱さぬという知見から導き
出されたものである。
更にこの考え方を発展させれば、この中位のプラズマリ
ング直径の前後のプラズマリング径を組み合せても、第
15図にそくして述べたように、あたかも最も広く平坦
な成膜量分布を与えるプラズマリング径での成膜量分布
と同様な成膜量分布を得ることができるので、必ずしも
第18図に示す如く、階段状の波形でなくとも、例えば
、三角波や正弦波状の連続した波形であっても、この組
成制御を行うことができる。
り上、組成制御法について、外側励磁コイル40の電流
波形について述べてきたが、逆に外側励磁コイル電流を
一定として、内側励磁コイル39の電流に同様な制御を
1〒5ことができるのは前にも述べた。また内側及び外
側励磁電流の両方に対して制御を行う時でも、以上述べ
た組成制御に関する技術思想から外れろものではない。
ところで、ターゲット平板21として物質Aと物質Bと
を所定の組成でもって合成材が出来れば、このように基
板10を静市対向させた状態で基板10上に合成膜を形
成することができるが、高融点金属(No 、Ta、W
o、Si、Cr、Nh、V、Zr。
’I’c 、 Ru、 、ノイσe H,f * Ir
+ Us、 + Re )と他の金属と(例えばA)o
+Si 、 Ta+、5t * Zr−1−5i + 
C″r+si+IPO+、寵、 Pi 十Si 、 P
d+Si 、 l(a+Si 、 Ir+Si )、と
かの合成材を得ろことができない。然るにターゲット平
板21として物質A21aと物質/321bとを第20
図、または第21図、または第22図、に示す如く配列
することによって前駅に説明したようなスパッタ装置を
用いてスパッタを行えば、基板10上に所定の組成をも
った合成膜が形成される。
特に第4図に示すような2重マグネトロン電極を備えた
スパッタ装置でグロー放電を起こさせろ位置を磁気的に
移動させ′C停止する時間を制御することによって任意
の組成をもった合成膜(合金膜)を形成することができ
る。例えば第20図、または第21図に示す21aとし
てSζ21bとしてNo 、 Ta 、 Zr 、 C
’r 、 jFo 、 Pi 、 Pd 、 /ノh、
Ir等で形成すればよいことは明らかである。
以上説明したように本発明によれば、グレーナマグネト
ロンスパン々リング電極と成膜対象基板とを静止対向さ
せた状態で複数の種ρの材料の合成膜を所定の組成比で
もって形成できるので、従来得ることのできなかった良
好なコ・スパッタリングによる膜を得ることができろ効
果を奏する。
第15図に示した組成分布を得る条件で125φヨノ基
tiivc対し 4207”’X4,4 tr)条件−
r:1[−1oO;V 、7分)成膜速度が得られた。
この値は従来技術のコ・スパッタリング装置で得られて
いた値の約10倍である。P: SCAによろ1+1定
では、酸素のピークが検出されるが従来装置によって成
膜した膜と本発明に係わるコ・スパンクリング電極によ
り、第15図の条件で成膜したMn5i2膜を比較する
とピーク高さは約115vc低下した。このことは、前
述した残留不純ガスの抱き込みが、成膜速度が大となり
減少したことを物語っている。
即ちこのように良好なプロセス条件を実現できるのは、
本発明に係るスパッタ電極、及び成膜方法が、単一電極
でのコ・スパッタリングを可能にしたからである。
また本発明によれば、成膜対象基板10を静止させた状
態でコ・スパッタリングが出来るので、第3図乃至第4
図に示すようにヒータ64を成膜対象基板10に接触ま
たは著しく接近させることができ、この基板10を60
0υ以上に容易に加熱することができ、しかも真空槽1
機構部品等、本来加熱する必要のない部分が加熱される
のが防止され、ガス放出も防止され、成膜中の71rガ
ス以外の真空槽の残留ガス分圧の上昇が防止され、成膜
速度が向上されると共に所期の良好な膜質が得られる効
果を有する。
なお80は成膜対象基板10を保持する基板ホルダであ
る。81はヒータ64からの熱が基板1o以外にあたら
ないように熱シールド室である。82は熱シールド室8
1に砲付けられ、熱シールド室81が加熱されないよう
に冷却する水源に接続された水冷管である。
〔発明の効果〕
以上説明したように本発明によれば、PolySt層の
上に高融点金属のシリサイド層が形成でき、ゲート部の
配線抵抗を著しく低下させて動作速度の速いICを製造
することが出来る効果を奏する。
【図面の簡単な説明】
第1図は多結晶シリコンをゲート配線材として用いたM
OSトランジスタの断面構造を示す図、第2図は本発明
に係る高融点金属シリザイドを多結晶シリコンとともに
2層構造ゲート配線拐としたMoS )ランジスタの断
面構造を示す図、第3図は本発明による成膜方法を実施
するための一実施例であるコ・スパッタリング用プレー
ナマグネトロンスパッタ電極を示す概略構成断面図、第
4図は2重磁極とコイルを備えたコ・スパッタリング用
プレーナマグネトロンスパッタ電極を示す概略構成断面
図、第5図は第4図に示す電極に用いられる電源部を示
した図、第6図は第4図に示すコ・スパッタリング用プ
レーナマグネトロンの磁界分布を示す図、第7図は第6
図と同様な磁界分布を示す図、第8図はプラズマリング
直径と成膜量分布特性との相関を説明する図、第9図は
本発明に係るコ・スパッタリング用プレーナマグネトロ
ンスパッタ電極による膜厚分布の合成を説明する概念図
、第10図は本発明に係るコ・スパッタリング用プレー
ナマグネトロンスパッタ電極の基礎成膜特性を示す図、
第11図、第12図、第15図も第10図と同様に基礎
成膜特性を示す図、第14図は本発明に係るターゲット
平板とプラズマリング径の位置関係を示す模式図、第1
5図、及び第16図は本発明に係るモリブデンシリサイ
ドの合金膜成膜の組成分布特性の例を示す図、第17図
、及び第18図は励磁電流の制・両方法を示す図、第1
9図は第18図に示された制御方法により得られたモリ
ブデンシリサイド膜の組成分布特性を示す図、第20図
、第21図、第22図は種類の異なった物質を配列させ
たターゲット平板を示す図である。 70・・・イオン打込み領域、 71・・・5i02. 72−−−PolySi 層、 73・・・MoSi2の合金膜。 第 4 目 第 60 臘 第 7 膿 成 滋ト陸中民尤の”f−径 第9図 第 75 図 (′5) 半透 −f=  径 (A)第20図 CB) 第21叉 (A)(β) 第22図

Claims (1)

    【特許請求の範囲】
  1. 高融点金属材と、シリコン材とを配設したターゲット平
    板を準備し、ブレーナマグネトロンスパッタリング電極
    を用いて、上記ターゲット平板上にプラズマを発生させ
    、この発生されたプラズマの位置を磁気的に移動させ成
    膜対象基板上に所定の組成比でもって、上記高融点金属
    材と、シリコン材との合成膜を形成し、この合成膜を熱
    処理することにより高融点金属と、シリコンとの金属間
    化合物を形成することを特徴とするI Cの配線パター
    ン形成方法。
JP19894682A 1982-11-15 1982-11-15 Icの配線パタ−ン形成方法 Granted JPS5989413A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP19894682A JPS5989413A (ja) 1982-11-15 1982-11-15 Icの配線パタ−ン形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP19894682A JPS5989413A (ja) 1982-11-15 1982-11-15 Icの配線パタ−ン形成方法

Publications (2)

Publication Number Publication Date
JPS5989413A true JPS5989413A (ja) 1984-05-23
JPH023538B2 JPH023538B2 (ja) 1990-01-24

Family

ID=16399584

Family Applications (1)

Application Number Title Priority Date Filing Date
JP19894682A Granted JPS5989413A (ja) 1982-11-15 1982-11-15 Icの配線パタ−ン形成方法

Country Status (1)

Country Link
JP (1) JPS5989413A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4610774A (en) * 1984-11-14 1986-09-09 Hitachi, Ltd. Target for sputtering
JPS63202040A (ja) * 1987-02-17 1988-08-22 Mitsubishi Electric Corp 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4610774A (en) * 1984-11-14 1986-09-09 Hitachi, Ltd. Target for sputtering
JPS63202040A (ja) * 1987-02-17 1988-08-22 Mitsubishi Electric Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
JPH023538B2 (ja) 1990-01-24

Similar Documents

Publication Publication Date Title
US4444635A (en) Film forming method
TWI512125B (zh) 具有增長使用壽命及濺射均勻度的濺射靶材
EP0148470B1 (en) Planar magnetron sputtering with modified field configuration
US20100000855A1 (en) Film Forming Apparatus and Method of Forming Film
US3330752A (en) Method and apparatus for cathode sputtering including suppressing temperature rise adjacent the anode using a localized magnetic field
JPS6116347B2 (ja)
JPS5989413A (ja) Icの配線パタ−ン形成方法
JPS5887270A (ja) プレ−ナマグネトロン方式のスパッタリング電極
JPH08209343A (ja) 平面マグネトロン・スパッタリングの方法と装置
JPH029108B2 (ja)
JPS583975A (ja) スパツタリングによる成膜方法及びその装置
JP4056112B2 (ja) マグネトロンスパッタ装置
JPH01162762A (ja) スパッタリング装置
JP4592949B2 (ja) マグネトロンスパッタリング装置
JP2003171760A (ja) タングステンスパッタリングターゲット
Kosari Mehr et al. Magnetron sputtering issues concerning growth of magnetic films: a technical approach to background, solutions, and outlook
JP3602861B2 (ja) 金属ケイ化物膜の形成方法
JPH01255668A (ja) 同軸型マグネトロンスパッタ装置による成膜方法
JPH02111874A (ja) スパッタリング方法
JP3639850B2 (ja) 電子ビーム励起プラズマスパッタリング装置
JPH079061B2 (ja) プラズマ制御マグネトロンスパッタリング法及び装置
JPS5887272A (ja) プレ−ナマグネトロンスパツタ装置
JPH049864B2 (ja)
JPH0625845A (ja) スパッタリング装置
JPH0219462A (ja) マグネトロンスパッタリング方法及びその装置