JPS5985126A - 単安定マルチバイブレ−タ回路 - Google Patents
単安定マルチバイブレ−タ回路Info
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- JPS5985126A JPS5985126A JP57194923A JP19492382A JPS5985126A JP S5985126 A JPS5985126 A JP S5985126A JP 57194923 A JP57194923 A JP 57194923A JP 19492382 A JP19492382 A JP 19492382A JP S5985126 A JPS5985126 A JP S5985126A
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- JP
- Japan
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- transistor
- circuit
- current
- voltage
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は′Fシ子・涌信槻器で用いられる単安定マルチ
バイブレータ回路に105するものである。
バイブレータ回路に105するものである。
従来例の構成とその間Vα点
電子・1由信様器において、パルスを一定時間遅らせた
シ、一定11斤間スイッチを開閉したすするのに、単安
定マルチバイブレータ回路(以下モノマルチ回路と称す
る)が使用される。モノマルチ回路では、一般に抵抗と
コンデンサによる時定数をもとにしてパルスの時間幅を
決めている。
シ、一定11斤間スイッチを開閉したすするのに、単安
定マルチバイブレータ回路(以下モノマルチ回路と称す
る)が使用される。モノマルチ回路では、一般に抵抗と
コンデンサによる時定数をもとにしてパルスの時間幅を
決めている。
ところが、ある一定時間の幅を持ったパルスを発生し、
さらにそのパルスが0になったII′;ljに別の一定
時間の幅を持つパルス、言い換えれば連続するパルスを
発生するr!〕j路を構成する場合や、一つのトリガパ
ルスから枚数のパルスを発生する回路を構成する場合に
、従来のモノマルチ回路で(1″η成しようとすると、
回路が複雑で大知、)莫となり、特に11.lI定数が
いくつも必要であるため、IC化しようとするとピン数
が増加してコストが上がるという欠点があった。
さらにそのパルスが0になったII′;ljに別の一定
時間の幅を持つパルス、言い換えれば連続するパルスを
発生するr!〕j路を構成する場合や、一つのトリガパ
ルスから枚数のパルスを発生する回路を構成する場合に
、従来のモノマルチ回路で(1″η成しようとすると、
回路が複雑で大知、)莫となり、特に11.lI定数が
いくつも必要であるため、IC化しようとするとピン数
が増加してコストが上がるという欠点があった。
従来例のブロック図を第1図に示す。第1図において、
(1)は入力端子、(2)はモノマルチ回路、(3)は
インバータ回路、(4)はモノマルチ回路、(5)は出
力端子である。モノマlフチ回路(2) (4)は入力
パルスの立ち」ニジから、時定数によって決咬る時間幅
のパルスを発生するものとする。h’r 2図は第1図
の回路の各部のパルス波形を示すものである。
(1)は入力端子、(2)はモノマルチ回路、(3)は
インバータ回路、(4)はモノマルチ回路、(5)は出
力端子である。モノマlフチ回路(2) (4)は入力
パルスの立ち」ニジから、時定数によって決咬る時間幅
のパルスを発生するものとする。h’r 2図は第1図
の回路の各部のパルス波形を示すものである。
第1図において、入力端子(1)に時刻0から立ち上す
、iNi t□のバフレス(第2図のP、)が入力され
る・と、モノマルチ回路(2)の出力には時刻0から立
ち上す、幅t、ツバパル(第2図のP2)が得られる。
、iNi t□のバフレス(第2図のP、)が入力され
る・と、モノマルチ回路(2)の出力には時刻0から立
ち上す、幅t、ツバパル(第2図のP2)が得られる。
インバータ回路(3)の出力はモノマルチ回路(2)の
出力全反転したもので、時刻0から+2まで1.レベル
、他の期間はITレベμとなるパフレス(第2図のP、
)となる。モノマルチ回路(4)にはインノく一夕回路
(3)から時刻t、に立ち上るl<μスが入力されるた
め、出力端子(5)には時刻t2から立ち上り、幅が(
13−12)のパμ/ス(第2図のP4)が得られる。
出力全反転したもので、時刻0から+2まで1.レベル
、他の期間はITレベμとなるパフレス(第2図のP、
)となる。モノマルチ回路(4)にはインノく一夕回路
(3)から時刻t、に立ち上るl<μスが入力されるた
め、出力端子(5)には時刻t2から立ち上り、幅が(
13−12)のパμ/ス(第2図のP4)が得られる。
第2図におけるP2のパルス1品およびP4のパルス幅
はそれぞれ第1図のモノマルチ回路(2)およびモノマ
ルチ回路(4)の時定数によって決定される。従って第
2図のように、入カバlレスからある時間遅れて立ち上
シ、一定時間の幅のべlレスを得る場合には時定数が2
種類必要となる。そしてこの遅延時間と幅は時定数によ
って決定される。
はそれぞれ第1図のモノマルチ回路(2)およびモノマ
ルチ回路(4)の時定数によって決定される。従って第
2図のように、入カバlレスからある時間遅れて立ち上
シ、一定時間の幅のべlレスを得る場合には時定数が2
種類必要となる。そしてこの遅延時間と幅は時定数によ
って決定される。
さらに、入カバIVスに列して、それぞれ朴1異なる遅
延時間と幅を持ったパルスをn制得ようとすれば、第1
図の回路がn回路必要であることから一般に2n個の時
定数が必要である。
延時間と幅を持ったパルスをn制得ようとすれば、第1
図の回路がn回路必要であることから一般に2n個の時
定数が必要である。
このように、一つのトリガパルス7J> ラn 個のパ
ルスを出力として発生させたり、連続したパルスを発生
させる回路を構成しようとすると、時定数が一般に2n
個必要となる。このような回路をIC化しようとすると
、助定数は通常、抵抗とコンデンサで構成されるために
、Iq川用の外に出てしまい、時定数の1必要な数だけ
ピン数が必要となるため、コストが上がるという欠点が
あった。
ルスを出力として発生させたり、連続したパルスを発生
させる回路を構成しようとすると、時定数が一般に2n
個必要となる。このような回路をIC化しようとすると
、助定数は通常、抵抗とコンデンサで構成されるために
、Iq川用の外に出てしまい、時定数の1必要な数だけ
ピン数が必要となるため、コストが上がるという欠点が
あった。
発明の目的
本発明はこのような従来の欠点を除去するものであり、
一つの時定数を用いて、複数個のパルスを発生させた勺
、連続したパルスを発生させたシすることができ、しか
もパルスの幅や時間遅れが1時定数と関係なく自由に設
定することのできる、特にIC化の場合に有効な回路を
提供することを目的とするものである。
一つの時定数を用いて、複数個のパルスを発生させた勺
、連続したパルスを発生させたシすることができ、しか
もパルスの幅や時間遅れが1時定数と関係なく自由に設
定することのできる、特にIC化の場合に有効な回路を
提供することを目的とするものである。
発明の構成
上記目的を達成するために、本発明のモノマルチ回路は
、1個の時定数回路と、n個の負荷と、n個の定電流源
と、2 n個の基準電圧と、4n個のトランジスタとか
ら成、!111 (n = 1.2.3・・・)、第m
のトランジスタのエミッタとm(m+1)のトランジス
タのエミッタは第mの定′丁梶流源に接続され、i(m
+2)のトランジスタのエミッタと第(m+3)の1−
ランジスクのエミッタはtfiJ E % mのトラン
ジスタのコレクタに接続され、V4:J 記第(m+1
)(7))ヲンジスタのコレクタと前記第(m+23の
トランジスタのコレクタは第mの負荷に接続され、前記
第mのトランジスタのベースは前記時定数回路に接続さ
れ、前記第(m+1)のトランジスタのベースは第mの
基準重圧に接続され、前記第(m + 3)のトランジ
スタのベースは第(m+1)の基準電圧に接続されてい
る(lη=1,2・・・n)ように(I′4成したもの
で、一つの時定数を用いて複数個のパフレスを発生させ
ようとしたものである。
、1個の時定数回路と、n個の負荷と、n個の定電流源
と、2 n個の基準電圧と、4n個のトランジスタとか
ら成、!111 (n = 1.2.3・・・)、第m
のトランジスタのエミッタとm(m+1)のトランジス
タのエミッタは第mの定′丁梶流源に接続され、i(m
+2)のトランジスタのエミッタと第(m+3)の1−
ランジスクのエミッタはtfiJ E % mのトラン
ジスタのコレクタに接続され、V4:J 記第(m+1
)(7))ヲンジスタのコレクタと前記第(m+23の
トランジスタのコレクタは第mの負荷に接続され、前記
第mのトランジスタのベースは前記時定数回路に接続さ
れ、前記第(m+1)のトランジスタのベースは第mの
基準重圧に接続され、前記第(m + 3)のトランジ
スタのベースは第(m+1)の基準電圧に接続されてい
る(lη=1,2・・・n)ように(I′4成したもの
で、一つの時定数を用いて複数個のパフレスを発生させ
ようとしたものである。
実施例
以下本発明の一実施例を図面を参照して説明する。第3
図は本発明の一実施例を示す回路図である。第3図にお
いて、(1)は入力端子、(6)は抵抗、(7)はNP
N )ランジスタ、(8)は抵抗、(9)はコンデンサ
、OQは端子、(11)は抵抗、(12i fd: P
NP )ランジスタ(+3) (!4105) (IQ
IはNPN )ランジスタ、(1力は定電流源、0鈴Q
9) (21]j (211は抵抗、+2’aはPNP
) ラ’Jジスタ、暖は抵抗(24)は出力端子であ
る。
図は本発明の一実施例を示す回路図である。第3図にお
いて、(1)は入力端子、(6)は抵抗、(7)はNP
N )ランジスタ、(8)は抵抗、(9)はコンデンサ
、OQは端子、(11)は抵抗、(12i fd: P
NP )ランジスタ(+3) (!4105) (IQ
IはNPN )ランジスタ、(1力は定電流源、0鈴Q
9) (21]j (211は抵抗、+2’aはPNP
) ラ’Jジスタ、暖は抵抗(24)は出力端子であ
る。
第3図において、入力端子(1) K時刻0からt。ま
での間Hレベルになるパルスが入力されると、トランジ
スタ(7)はオンし、端子θOのレベルに+1時刻0か
らt。までの間Oになる。世し、トランジスタ(7)の
t((1和屯圧は無槽1する。時刻to以後は、トラン
ジスタ(7) (,1オフとなり、コンデンサ(9)に
充電が行なわ、l′lる。このときの時定数τは抵抗(
8)の抵抗値をR、コンデンサ(9)の答録をCとする
とτ=CRであ4次に、抵抗Qa (19) tx+1
によッテ) ? ンシスタ(1(i) (14) (7
)ペースに与えられる電圧をそれぞれVl、V2とすへ
また1′1℃流源の′電流を■とする。端子θ0の1・
E圧がv1以下の場合、トランジスタ(151(+6)
の差動増幅器においてI・ランジスタθに)がオンし、
トランジスタ(1粉はオフであるため、トランジスタθ
6)のコレクタニハ電流■が流れ、との″直流IH)ラ
ンジスタ(12)のエミッタに流れる。抵抗(川(2I
)のそれぞれの抵抗値を等しくスれば、トランジスタ(
12) (22)のカレントミラー作用によってトラン
ジスタ(22)のコレクタGC?ff、 流Iが流れる
ため、出力端子(24)には抵抗(御と電流Iにより電
圧が発生する。
での間Hレベルになるパルスが入力されると、トランジ
スタ(7)はオンし、端子θOのレベルに+1時刻0か
らt。までの間Oになる。世し、トランジスタ(7)の
t((1和屯圧は無槽1する。時刻to以後は、トラン
ジスタ(7) (,1オフとなり、コンデンサ(9)に
充電が行なわ、l′lる。このときの時定数τは抵抗(
8)の抵抗値をR、コンデンサ(9)の答録をCとする
とτ=CRであ4次に、抵抗Qa (19) tx+1
によッテ) ? ンシスタ(1(i) (14) (7
)ペースに与えられる電圧をそれぞれVl、V2とすへ
また1′1℃流源の′電流を■とする。端子θ0の1・
E圧がv1以下の場合、トランジスタ(151(+6)
の差動増幅器においてI・ランジスタθに)がオンし、
トランジスタ(1粉はオフであるため、トランジスタθ
6)のコレクタニハ電流■が流れ、との″直流IH)ラ
ンジスタ(12)のエミッタに流れる。抵抗(川(2I
)のそれぞれの抵抗値を等しくスれば、トランジスタ(
12) (22)のカレントミラー作用によってトラン
ジスタ(22)のコレクタGC?ff、 流Iが流れる
ため、出力端子(24)には抵抗(御と電流Iにより電
圧が発生する。
端子01の電圧が71以上でv2以下の場合、トランジ
スタ(15)(IG)による差動増幅器において、トラ
ンジスタ0υがオンし、トランジスタ(1G)がオフし
、その結果トランジスタ03)θ船による差動増幅器が
動作してトランジスタ(14)がオンし、トランジスタ
(國がオフする。従ってトランジスタ()2)にしL電
流が流れ上トランジスタt22にも電流が流れないlこ
め、出力端子(24)の電位はOとなる。
スタ(15)(IG)による差動増幅器において、トラ
ンジスタ0υがオンし、トランジスタ(1G)がオフし
、その結果トランジスタ03)θ船による差動増幅器が
動作してトランジスタ(14)がオンし、トランジスタ
(國がオフする。従ってトランジスタ()2)にしL電
流が流れ上トランジスタt22にも電流が流れないlこ
め、出力端子(24)の電位はOとなる。
端子(L[相]の電圧が72以上になると、トランジス
タ(16+ (1(11による差動増幅器においてトラ
ンジスタ(15)がオンしトランジスタ(16)がオフ
となり、さらにトランジスタQ3)Hによる差動増幅器
において1−ランジスタ(13)がオンしトランジスタ
(14)がオフとなる。従ってトランジスタ(12)に
′市;椙ETがfflれトランジスタ□□□にも電流が
流れるため、出力端子o・1)に゛屯EIモが発生する
。
タ(16+ (1(11による差動増幅器においてトラ
ンジスタ(15)がオンしトランジスタ(16)がオフ
となり、さらにトランジスタQ3)Hによる差動増幅器
において1−ランジスタ(13)がオンしトランジスタ
(14)がオフとなる。従ってトランジスタ(12)に
′市;椙ETがfflれトランジスタ□□□にも電流が
流れるため、出力端子o・1)に゛屯EIモが発生する
。
以上に述べた動作の結果、出力端子(2−11Kは、第
3図の中に+=+示するような波形のパルスが発生しこ
れをインバータ回路(図示せず)に入力すれば求めるパ
ルス(正極性)が得られる。
3図の中に+=+示するような波形のパルスが発生しこ
れをインバータ回路(図示せず)に入力すれば求めるパ
ルス(正極性)が得られる。
第4図は第3図の[ql路例の人力と出力のパルスの時
間関係を示すものである。Plは入力端子(1)に入力
されるパルス波形、Pin妊:端子θ0の充“電波形P
′2は出力端子例に得られる出力波ル、P2ばP′2
を反転したパルス波形である。すなわち、入力パルスP
1が立ち下がった時刻t。から充゛トi℃が開始され、
充′市電圧がVlに達する時刻t1から、充゛直電圧が
■2に達する時刻t2までの間にLレベルとなし、他の
区間はHレベルとなるパルスP′2が出力端子+241
に得られ、この時刻t1+ +2はC,Rの値が決まっ
ていれば電圧V1.V2の値によって決定される。
間関係を示すものである。Plは入力端子(1)に入力
されるパルス波形、Pin妊:端子θ0の充“電波形P
′2は出力端子例に得られる出力波ル、P2ばP′2
を反転したパルス波形である。すなわち、入力パルスP
1が立ち下がった時刻t。から充゛トi℃が開始され、
充′市電圧がVlに達する時刻t1から、充゛直電圧が
■2に達する時刻t2までの間にLレベルとなし、他の
区間はHレベルとなるパルスP′2が出力端子+241
に得られ、この時刻t1+ +2はC,Rの値が決まっ
ていれば電圧V1.V2の値によって決定される。
従って、 gB 31し1の回路し6を複数個用い、そ
の基鵡′YE圧V、、V2をそれぞれに設定すれば、一
つの充′市波形から複数個の遅延時間および幅のイ゛目
ス単するパフレスが得られる。この回路図を第5121
に示す。
の基鵡′YE圧V、、V2をそれぞれに設定すれば、一
つの充′市波形から複数個の遅延時間および幅のイ゛目
ス単するパフレスが得られる。この回路図を第5121
に示す。
第5図において、(25a ) (2シ1))・・・(
25n短第3図の回btl[9ト同−4’、1sff、
内部の基準′電圧V、、V2はそれぞれ異なるものであ
る。この回路は時定数が一つだけであり、 IC化に適
している。
25n短第3図の回btl[9ト同−4’、1sff、
内部の基準′電圧V、、V2はそれぞれ異なるものであ
る。この回路は時定数が一つだけであり、 IC化に適
している。
次に、本発明の別の実施例金弟6図に示す。第61図ニ
オイテ、(II) Hθ:HI3)θQQi@2)iJ
:N< 31ffi ト同様である。丑たI2G+ (
27) (2ill四((至)(31)は抵抗、い4は
出力端子、(33)は抵抗、(34)はPNP )ラン
ジスタ、(3均は抵抗、(3G)は他の出力端子である
。第61¥Jにおいて、トランジスタ′(国・(14)
(+1+ (+υおよび定゛遊流源(17)から成る回
路の!IfI1作は第3図の場合と同様である。第6図
の回路で、トランジスタ(22aH22b)が差動増(
Qmm絡路形成しているため、出力端子(3りに得られ
るパルス波形1−2、トランジスタ(12a)のコレク
タに発生するパルスとトランジスタ(12b )のコレ
クタに発生スるパ)Vlとの差の形で現われる。このパ
ルス波形を第7図に示す。第7図において、(a)は入
力端子(1)に与えられる波形、(b)は端子(+1の
充電波形、(υハトランジスタ(13a)のコレクタに
得られる波形、(山は1−ランジスタ(13b)のコレ
クタに得られる波形、(e)は出力端子(321VC?
E’tられる波形、(f)は(e)をインバータ(図示
せず)に通して肖られる波形、りは出力端子(36)に
得られる波形、θ0は(g)をインバータ(図示せず)
に仙して得られる波形である。
オイテ、(II) Hθ:HI3)θQQi@2)iJ
:N< 31ffi ト同様である。丑たI2G+ (
27) (2ill四((至)(31)は抵抗、い4は
出力端子、(33)は抵抗、(34)はPNP )ラン
ジスタ、(3均は抵抗、(3G)は他の出力端子である
。第61¥Jにおいて、トランジスタ′(国・(14)
(+1+ (+υおよび定゛遊流源(17)から成る回
路の!IfI1作は第3図の場合と同様である。第6図
の回路で、トランジスタ(22aH22b)が差動増(
Qmm絡路形成しているため、出力端子(3りに得られ
るパルス波形1−2、トランジスタ(12a)のコレク
タに発生するパルスとトランジスタ(12b )のコレ
クタに発生スるパ)Vlとの差の形で現われる。このパ
ルス波形を第7図に示す。第7図において、(a)は入
力端子(1)に与えられる波形、(b)は端子(+1の
充電波形、(υハトランジスタ(13a)のコレクタに
得られる波形、(山は1−ランジスタ(13b)のコレ
クタに得られる波形、(e)は出力端子(321VC?
E’tられる波形、(f)は(e)をインバータ(図示
せず)に通して肖られる波形、りは出力端子(36)に
得られる波形、θ0は(g)をインバータ(図示せず)
に仙して得られる波形である。
第6図において、9:t♂子(1G)の充電数Jβ(第
7図も))から、スライスレベルV3、v4、V5にL
ll、、じて1−ランジスタ(13a)(13b)のコ
1/クタにそれぞれ第7図6)(社)のパフレス波形が
得られるととtよ第31%lのレリと同様でアク、さら
にトランジスタ(12a ) eJ4)のカレントミラ
ー作用によって、出力sl、j、”4子(3G)に第7
図(2)の波形が得られることも同様である。さらに、
トランジスタ(22a ) (22b )が差動増幅回
路を行な成していルタメ、トランジスタ(22a)(2
2b辺ベースにそれぞれ第7図(C)(山のパルス入力
が加わると、出力端子の4には前記のパルス波形の差と
して第7図(e)のパルス波形が得られる。この出力を
インバータ(図示ぜず)に通すと、第7図σ)のパルス
波形が得られる。
7図も))から、スライスレベルV3、v4、V5にL
ll、、じて1−ランジスタ(13a)(13b)のコ
1/クタにそれぞれ第7図6)(社)のパフレス波形が
得られるととtよ第31%lのレリと同様でアク、さら
にトランジスタ(12a ) eJ4)のカレントミラ
ー作用によって、出力sl、j、”4子(3G)に第7
図(2)の波形が得られることも同様である。さらに、
トランジスタ(22a ) (22b )が差動増幅回
路を行な成していルタメ、トランジスタ(22a)(2
2b辺ベースにそれぞれ第7図(C)(山のパルス入力
が加わると、出力端子の4には前記のパルス波形の差と
して第7図(e)のパルス波形が得られる。この出力を
インバータ(図示ぜず)に通すと、第7図σ)のパルス
波形が得られる。
従って、第6図の回路を用いれば、1碕り合うパルス(
第7図の(f)(旬)が容易に得られ、−まだ2つのパ
ルスの差によって第・7図の(f)のパルスを求めてい
るため、幅の狭いパルスが千1イ度よく求められる。第
6図の回路もIC化に適した回路である。
第7図の(f)(旬)が容易に得られ、−まだ2つのパ
ルスの差によって第・7図の(f)のパルスを求めてい
るため、幅の狭いパルスが千1イ度よく求められる。第
6図の回路もIC化に適した回路である。
発明の効果
以上のように、本発明によれば、1個の時定数回路を用
(八、その充電波形をスライスすることによってパルス
を得るため、構成が同じでスライスレベル・の異なる回
路を並列に時定数回路に接続することで一つのトリガパ
ルスかう複数のパルスを発生したシ、連続したパルスを
発生することができ、しかも出カバ/レスの幅や時間遅
れが時定数に関係なく設定できる利点を有する。さらに
、時定数回路が1個だけであるために、!Frs’にI
C化の場合にはピン数が減り、コストが下げら托るとい
う優れた利点を持つ。
(八、その充電波形をスライスすることによってパルス
を得るため、構成が同じでスライスレベル・の異なる回
路を並列に時定数回路に接続することで一つのトリガパ
ルスかう複数のパルスを発生したシ、連続したパルスを
発生することができ、しかも出カバ/レスの幅や時間遅
れが時定数に関係なく設定できる利点を有する。さらに
、時定数回路が1個だけであるために、!Frs’にI
C化の場合にはピン数が減り、コストが下げら托るとい
う優れた利点を持つ。
なお、以上の説明においては、充’tri:波カシを用
いたが、放”i′に波形を用いても同じ効果が得られる
ものであり、さらに、時定数として抵抗とコンデンサの
代)に抵抗とコイ)vf用いても同じ効果が得られるの
は言うまでもない。
いたが、放”i′に波形を用いても同じ効果が得られる
ものであり、さらに、時定数として抵抗とコンデンサの
代)に抵抗とコイ)vf用いても同じ効果が得られるの
は言うまでもない。
第1図は従来例の(・14成し1、第21XI id:
パルスの時間的関係を示す図%第3図は本発明の基本の
一実施例を示す回路図、第4図は第3図の回路に、争け
るパルスの時間的関係を示す図、第5図は本発明の一実
施例を示す回路図、第6図は本発明の別の一実施例を示
す回路図、第7図は第6図の回路におけるパルスの時間
的関係図である。 (2) (4)・・・モノマルチヒ1路、 (3)・・
インバータ回路。 (8) (9)・・・時定数回路を構成する抵抗とコン
デンサ、to) (lla)(llb)(12](12
a)(12b) ・+負荷をiWt成する抵抗とトラン
ジスタ、(l四〜(20)、し0〜(17,!I+・・
・基草電圧を得る抵抗、(ia 〜(16+、(]3a
)〜(i6a)、D3b)〜06b) ・)−7ンジス
タ、(17+ (17a)(17b)・・定電流源化■
1人 森 本 義 弘 第4図 rjLoL+ U?L 第す因 5a
パルスの時間的関係を示す図%第3図は本発明の基本の
一実施例を示す回路図、第4図は第3図の回路に、争け
るパルスの時間的関係を示す図、第5図は本発明の一実
施例を示す回路図、第6図は本発明の別の一実施例を示
す回路図、第7図は第6図の回路におけるパルスの時間
的関係図である。 (2) (4)・・・モノマルチヒ1路、 (3)・・
インバータ回路。 (8) (9)・・・時定数回路を構成する抵抗とコン
デンサ、to) (lla)(llb)(12](12
a)(12b) ・+負荷をiWt成する抵抗とトラン
ジスタ、(l四〜(20)、し0〜(17,!I+・・
・基草電圧を得る抵抗、(ia 〜(16+、(]3a
)〜(i6a)、D3b)〜06b) ・)−7ンジス
タ、(17+ (17a)(17b)・・定電流源化■
1人 森 本 義 弘 第4図 rjLoL+ U?L 第す因 5a
Claims (1)
- L 1個の時定数回路と、n個の負荷と、n個の定電流
源と、2n個の基準電圧と、4n個のトランジスタとか
ら成勺(n=1.2.3・・・)、第mのトランジスタ
のエミッタとi(m+1)のトランジスタのエミッタは
第mの定電流源に接続され、第(m+2)のトランジス
タのエミッタと第(m+3)のトランジスタのエミッタ
は前記第mのトランジスタのコレクタに接続され、前記
第(m+1)のトランジスタのコレクタと前H6第(m
+2)のトランジスタのコレクタハ第mの負荷に接続さ
れ、前記第mのトランジスタのベースは前記時定数回路
に接続され、1)1■肥第(m+1)のトランジスタの
ベースId 第mの基準電圧に接続され、前記第(m+
3)のトランジスタのベースは第(m+i)の基塩電圧
に接続されている( m = 1.2.・・・n)こと
を特徴とする単安定マルチバイブレータ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57194923A JPS5985126A (ja) | 1982-11-05 | 1982-11-05 | 単安定マルチバイブレ−タ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57194923A JPS5985126A (ja) | 1982-11-05 | 1982-11-05 | 単安定マルチバイブレ−タ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5985126A true JPS5985126A (ja) | 1984-05-17 |
Family
ID=16332588
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57194923A Pending JPS5985126A (ja) | 1982-11-05 | 1982-11-05 | 単安定マルチバイブレ−タ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5985126A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20220134631A (ko) | 2020-02-03 | 2022-10-05 | 발뮤다 가부시키가이샤 | 커피 음료 제조 장치 및 커피 음료 제조 프로그램을 저장한 기록 매체 |
-
1982
- 1982-11-05 JP JP57194923A patent/JPS5985126A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20220134631A (ko) | 2020-02-03 | 2022-10-05 | 발뮤다 가부시키가이샤 | 커피 음료 제조 장치 및 커피 음료 제조 프로그램을 저장한 기록 매체 |
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