JPS5977560A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS5977560A JPS5977560A JP58172557A JP17255783A JPS5977560A JP S5977560 A JPS5977560 A JP S5977560A JP 58172557 A JP58172557 A JP 58172557A JP 17255783 A JP17255783 A JP 17255783A JP S5977560 A JPS5977560 A JP S5977560A
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- JP
- Japan
- Prior art keywords
- memory
- data
- address
- memories
- cpu
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
不発明はデータ処理装置、行に中央処理装置（ｃｉ’ｕ
）を所定の状態に設定した後選択されたブログラノ・に
基づいてＣＰ Ｕが処理する装置に関する。
）を所定の状態に設定した後選択されたブログラノ・に
基づいてＣＰ Ｕが処理する装置に関する。
データ処理装置のパワーオンシーケンス（装置に電源電
圧が供給された後にＣＩ’ Ｕが行なう処理）あるいは
リセットシーケンス（装置がリセットされ初期値設定さ
れた後に行なわれる処理）において、装置が行なうべき
処理金示す複数のプログラムがメモリの中に格納されて
いる場合、従来は第１図に示す構造のデータ処理装置が
あり、ＣＩ’Ｕ１はリセットあるいはパワーオン（電源
電圧供給）がなされると１通常初期値設定アドレスとし
てＣＰＵＩが有シている固有のスタートアドレスをアド
レスバス１２に出力する。このアドレスノ（ス１２は各
メモリ４〜７及びその上位アドレスビットがアドレスデ
コーダ２に接続されて≧９、アドレスデコーダ２ではＣ
ＰＵ１から出力さｔしる読み出し信号を信号線１４で受
け、入力された上位アドレスビットを解読してメモリ４
を選択すべき選択信号全信号線８に出力する。一方、他
のメモリ５〜７はＣＰＵＩから出力される他のアドレス
によってデコーダ２を介して信号９〜１１で選択される
。更にデータバス１３に接続ｅれた入カボート３には外
？ηｌ（スイッチ１６〜１Ｂの状態によ＃）３ビツトの
ｙ“−夕が設定され、ＣＰＵ１からボート１）７ｊみ出
し制ｉｌ’Ｉｌ ｌｉ号が信号＃１５に出力された時、
ボート３に設定されたデータ全データバス１３を介して
ＣＩ’ＵＩＫ読み出す。
圧が供給された後にＣＩ’ Ｕが行なう処理）あるいは
リセットシーケンス（装置がリセットされ初期値設定さ
れた後に行なわれる処理）において、装置が行なうべき
処理金示す複数のプログラムがメモリの中に格納されて
いる場合、従来は第１図に示す構造のデータ処理装置が
あり、ＣＩ’Ｕ１はリセットあるいはパワーオン（電源
電圧供給）がなされると１通常初期値設定アドレスとし
てＣＰＵＩが有シている固有のスタートアドレスをアド
レスバス１２に出力する。このアドレスノ（ス１２は各
メモリ４〜７及びその上位アドレスビットがアドレスデ
コーダ２に接続されて≧９、アドレスデコーダ２ではＣ
ＰＵ１から出力さｔしる読み出し信号を信号線１４で受
け、入力された上位アドレスビットを解読してメモリ４
を選択すべき選択信号全信号線８に出力する。一方、他
のメモリ５〜７はＣＰＵＩから出力される他のアドレス
によってデコーダ２を介して信号９〜１１で選択される
。更にデータバス１３に接続ｅれた入カボート３には外
？ηｌ（スイッチ１６〜１Ｂの状態によ＃）３ビツトの
ｙ“−夕が設定され、ＣＰＵ１からボート１）７ｊみ出
し制ｉｌ’Ｉｌ ｌｉ号が信号＃１５に出力された時、
ボート３に設定されたデータ全データバス１３を介して
ＣＩ’ＵＩＫ読み出す。
かかる従来のデータ処理装置によれば、ＣＩ’Ｕ１ ？
ｊ： ＩＪヒツト信号によシ初期状態に設定されるとリ
セットシーケンスとして初期値設定アドレスをアドレス
バス１２に出力する。このアドレスはＣＰ Ｕ Ｉがリ
セットによｆｉｃＰＵ１内部で固有に発生するアドレス
で、そのアドレスはメモリ４の開始アドレスと一致しＣ
いる。従ってＣＰＵＩが初期設定アドレスをアドレスバ
ス１２に出力するとアドレスデコーダ２において角τ読
され、メモリ読み出し制御ｌ１１信号（信号線１４）に
同期して信号線８からメモリ４選択信号が出力される。
ｊ： ＩＪヒツト信号によシ初期状態に設定されるとリ
セットシーケンスとして初期値設定アドレスをアドレス
バス１２に出力する。このアドレスはＣＰ Ｕ Ｉがリ
セットによｆｉｃＰＵ１内部で固有に発生するアドレス
で、そのアドレスはメモリ４の開始アドレスと一致しＣ
いる。従ってＣＰＵＩが初期設定アドレスをアドレスバ
ス１２に出力するとアドレスデコーダ２において角τ読
され、メモリ読み出し制御ｌ１１信号（信号線１４）に
同期して信号線８からメモリ４選択信号が出力される。
こうして選択されたメモリ４からはアドレスバス１２に
出力されでいる下位アドレスビットによシメモリ内部に
格納されているデータがデータバス１３を介してＣＰＵ
１内に読み出される。このメモリ４にはＣＰＵＩがリセ
ットシーケンスにおいて処理しなければならないプログ
ラム、即ちメモリ４〜７までに格納されているプログラ
ムのうちどのプログラムを実行するかを入力ポート３に
設定されたメモリ選択用データをｆＦ［し、それに基づ
いて処理を分岐させるだめの制御プログラムが予め設定
されている。従って、ＣＰＵＩはメモリ４のプログラム
を実行して入力ポート３をアクセスするアドレス信号を
アドレスバスに出力し、更にボート読み出し信号を信号
１ｆａ１５を介して供給し、外部スイッチ１６〜１８に
よって設定されたメモリ選択用データをデータバス１３
を介して取シ入れこれを解読することによシ決められた
メモリ選択用アドレスデータをアドレスバス１２に出力
し。
出力されでいる下位アドレスビットによシメモリ内部に
格納されているデータがデータバス１３を介してＣＰＵ
１内に読み出される。このメモリ４にはＣＰＵＩがリセ
ットシーケンスにおいて処理しなければならないプログ
ラム、即ちメモリ４〜７までに格納されているプログラ
ムのうちどのプログラムを実行するかを入力ポート３に
設定されたメモリ選択用データをｆＦ［し、それに基づ
いて処理を分岐させるだめの制御プログラムが予め設定
されている。従って、ＣＰＵＩはメモリ４のプログラム
を実行して入力ポート３をアクセスするアドレス信号を
アドレスバスに出力し、更にボート読み出し信号を信号
１ｆａ１５を介して供給し、外部スイッチ１６〜１８に
よって設定されたメモリ選択用データをデータバス１３
を介して取シ入れこれを解読することによシ決められた
メモリ選択用アドレスデータをアドレスバス１２に出力
し。
メモリから読み出されるプログ２ムへの分岐を行なう。
これによって、所定のメモリ４〜７が選択され、その中
のプログラムデータがデータバス１３へ出力されＣ）’
Ｕｌの中に読み込まれ、そのプログラムで指示された処
理をＣＰＵ１は実行する。
のプログラムデータがデータバス１３へ出力されＣ）’
Ｕｌの中に読み込まれ、そのプログラムで指示された処
理をＣＰＵ１は実行する。
この様に従来のデータ処理装置によれば、ＣＰＵ１＆よ
パソーＡンシーケンスあるいはリセットシーケンスに１
っＣます入カポ−ｔ−５ｃ Ｓ択し、ここからメモリ２
ぺ抵出データを読み出し、酵胱することによっで所定の
指定されたメモリ忙選択Ｊ゛るアドレスを発生し、分岐
しなければλ′モリ４〜７から仄に実行すべきプログラ
ム・葡得ることが°υきなカニっだ。従ってプログ２ム
処理開ρｆ３までの時間が冗ら１７Ｃ長く、かつメモリ
４にｌよプログラム感想１Ｉ３ｉ１始までのＣＰ Ｕを
制御するプログラムを予め設定しでｊ、−か′ｊｒυＪ
ればならなかったためにメモリの有効利用ができないと
いう欠点があった。
パソーＡンシーケンスあるいはリセットシーケンスに１
っＣます入カポ−ｔ−５ｃ Ｓ択し、ここからメモリ２
ぺ抵出データを読み出し、酵胱することによっで所定の
指定されたメモリ忙選択Ｊ゛るアドレスを発生し、分岐
しなければλ′モリ４〜７から仄に実行すべきプログラ
ム・葡得ることが°υきなカニっだ。従ってプログ２ム
処理開ρｆ３までの時間が冗ら１７Ｃ長く、かつメモリ
４にｌよプログラム感想１Ｉ３ｉ１始までのＣＰ Ｕを
制御するプログラムを予め設定しでｊ、−か′ｊｒυＪ
ればならなかったためにメモリの有効利用ができないと
いう欠点があった。
本発明の目的は、パワーメンあるいはリセットシーケン
ス１１７の処３里速１圧孕向上させ°、メモリの有効利
用螢可能とするデータ処理長１Ｍ：葡提供すること（あ
る。
ス１１７の処３里速１圧孕向上させ°、メモリの有効利
用螢可能とするデータ処理長１Ｍ：葡提供すること（あ
る。
かかる目的を達成する為不発明の基本的構成は、プ「１
グラムデータを格納する複数個のメモリと、このメモリ
からプログラムデータを読み出す手段と、０１１記複数
個のメモリのうち所定のメモ１ノケ選択する情報を供給
する手段と、ｅ■’ｕを初期値設定する手段と、この初
期（懺設定手段に応答して１１■記所定のメモリを選択
する情報に基いてＣＰ Ｕを介することなくＭ記複数個
のメモリのうち所定のメモリを選択する信号を供給手段
手段とを含む。
グラムデータを格納する複数個のメモリと、このメモリ
からプログラムデータを読み出す手段と、０１１記複数
個のメモリのうち所定のメモ１ノケ選択する情報を供給
する手段と、ｅ■’ｕを初期値設定する手段と、この初
期（懺設定手段に応答して１１■記所定のメモリを選択
する情報に基いてＣＰ Ｕを介することなくＭ記複数個
のメモリのうち所定のメモリを選択する信号を供給手段
手段とを含む。
以下、第２図全参照して本発明の一実施例全詳細に説明
する。
する。
第２図に示す本実施例のデータ処理装置はプログラムに
より演算制御を実行するＣＰＵ １°０と、このＣＰＵ
１００に電源電圧が供給された時（］（ワーオン）あ
るいはリセット信号が与えられＣＰＵ１００の内部状態
が初期値に設定された時、次に実行すべきプログラムデ
ータを格納しているメモリ５０，６０．７０と、ｅＰｔ
Ｊｌｏ、ｏを初期価、設定するリセット信号を出力する
リセット１１Ｊ路２６と、外部スイッチ１６’〜１８′
の切シ換えによシフモリ選択用アドレスデータを設定さ
れるデータラッチ３００と、ＣＰＵ１００からのアドレ
ス信号の上位ビットを解読しメモリ指示信号ｆ Ｂ３７
Ｊするアドレスデコーダ２００とを有し、ＣＰＵ１００
゜アドレスデコーダ２００及びメモリ５０〜７０は共通
のアドレスバス１３０によシ相互接続され、更にＣＰＵ
ｘＯＯとメモＩＪ ５０〜７０とは共通のデータバス１
２０で接続されている。一方リセット回路２６はＣＰＵ
１００が電源電圧供給開始時あるいは所定のプログラム
処理実行開始時にリセット信号を信号線３０に出力し、
同時にデータラッチ３００（入力ボートでもよい）にラ
ッチデータ読み出し信号を信号線１４０′から出力する
。
より演算制御を実行するＣＰＵ １°０と、このＣＰＵ
１００に電源電圧が供給された時（］（ワーオン）あ
るいはリセット信号が与えられＣＰＵ１００の内部状態
が初期値に設定された時、次に実行すべきプログラムデ
ータを格納しているメモリ５０，６０．７０と、ｅＰｔ
Ｊｌｏ、ｏを初期価、設定するリセット信号を出力する
リセット１１Ｊ路２６と、外部スイッチ１６’〜１８′
の切シ換えによシフモリ選択用アドレスデータを設定さ
れるデータラッチ３００と、ＣＰＵ１００からのアドレ
ス信号の上位ビットを解読しメモリ指示信号ｆ Ｂ３７
Ｊするアドレスデコーダ２００とを有し、ＣＰＵ１００
゜アドレスデコーダ２００及びメモリ５０〜７０は共通
のアドレスバス１３０によシ相互接続され、更にＣＰＵ
ｘＯＯとメモＩＪ ５０〜７０とは共通のデータバス１
２０で接続されている。一方リセット回路２６はＣＰＵ
１００が電源電圧供給開始時あるいは所定のプログラム
処理実行開始時にリセット信号を信号線３０に出力し、
同時にデータラッチ３００（入力ボートでもよい）にラ
ッチデータ読み出し信号を信号線１４０′から出力する
。
更にＣＰＵ １００から信号線１４０’ｅ通して出力さ
れるメモリデータ読み出し信号によシアドレスデコーダ
２００は信号線２２全通してメモリの数に対応して設り
られたＡ Ｎ Ｉ）ゲート１９〜２１の一入力端子にメ
モリ指示信号を送る。一方これらＡ、 Ｎ ’Ｉ）ゲー
）１９〜２１の他の入力端子にはデータラッチ３００に
設定されたメモリ選択用データが信号線２３〜２５を介
して人力され、ＡＮＤグー）１９〜２１の出力はメモリ
５０〜７０に供給される。
れるメモリデータ読み出し信号によシアドレスデコーダ
２００は信号線２２全通してメモリの数に対応して設り
られたＡ Ｎ Ｉ）ゲート１９〜２１の一入力端子にメ
モリ指示信号を送る。一方これらＡ、 Ｎ ’Ｉ）ゲー
）１９〜２１の他の入力端子にはデータラッチ３００に
設定されたメモリ選択用データが信号線２３〜２５を介
して人力され、ＡＮＤグー）１９〜２１の出力はメモリ
５０〜７０に供給される。
かかるデータ処理装置によれば、ＣＰＵ１００はリセッ
ト回路２６により初期値設定されるべきリセット信号を
受けると、内部のレジスタやＡＬＵ（論理演算装置）、
カウンタ等ケ初期値に設定し、固有のアドレス（８ピツ
トアドレスの場合、例えばｏｏｏｏｏｏｏｏでよい）を
アドレスバス１３０に出力し、メモリデータ読み出し信
号をアドレスデコーダ２００ｆＣ−７ｉえる。これによ
シ、アドレスデコーダ２００はメモリ５０〜７０を指示
する信号を信号線２２に出力しＡＮＤゲート１９〜２１
の一入力端をＨレベルに設定する。この時、リセット回
路２６はデータラッチ３００に予め設定されたメモリ選
択アドレスデータを信号線２３〜２５に読み出し、この
うちＨレベルが出力された信号線に接続されたＡＮＩ）
ゲートが閉じられ、所望のメモリ５０〜７０を選択する
信号を信号線８′〜１０′に出力する。これによシ選択
されたメモリからは、その中に格納されているプログ２
ノ、データがデータバス１２０を介してＣＰＵ１００に
入力され、このプログラムに基づく処理をＣＰＵ１ｏｏ
では実行できる。
ト回路２６により初期値設定されるべきリセット信号を
受けると、内部のレジスタやＡＬＵ（論理演算装置）、
カウンタ等ケ初期値に設定し、固有のアドレス（８ピツ
トアドレスの場合、例えばｏｏｏｏｏｏｏｏでよい）を
アドレスバス１３０に出力し、メモリデータ読み出し信
号をアドレスデコーダ２００ｆＣ−７ｉえる。これによ
シ、アドレスデコーダ２００はメモリ５０〜７０を指示
する信号を信号線２２に出力しＡＮＤゲート１９〜２１
の一入力端をＨレベルに設定する。この時、リセット回
路２６はデータラッチ３００に予め設定されたメモリ選
択アドレスデータを信号線２３〜２５に読み出し、この
うちＨレベルが出力された信号線に接続されたＡＮＩ）
ゲートが閉じられ、所望のメモリ５０〜７０を選択する
信号を信号線８′〜１０′に出力する。これによシ選択
されたメモリからは、その中に格納されているプログ２
ノ、データがデータバス１２０を介してＣＰＵ１００に
入力され、このプログラムに基づく処理をＣＰＵ１ｏｏ
では実行できる。
即チ、本装置ではパワーオンシーケンス、リセットンー
ケンスにおいてどのメモリのプログラムを選択するかの
処理をＣＰ Ｕが行なう必要はなく、リセット後即刻所
望のプログラムの実行力ｔでき、処理速度は大幅に改善
されるとともに、メモ１ノ４にメモリ選択用のプログラ
ムを格納しておく必要もないので、その分メモリケ有効
に第１１用でべろ。
ケンスにおいてどのメモリのプログラムを選択するかの
処理をＣＰ Ｕが行なう必要はなく、リセット後即刻所
望のプログラムの実行力ｔでき、処理速度は大幅に改善
されるとともに、メモ１ノ４にメモリ選択用のプログラ
ムを格納しておく必要もないので、その分メモリケ有効
に第１１用でべろ。
この様にＣＰＵが初期ＩＵ、設定された後、夕を部の周
辺装置あるいは外部のプロセッサからの市１」御により
実行すべきプログラムの選択データを併給さオＬるデー
タ処理装置において本考案は特に有効である。
辺装置あるいは外部のプロセッサからの市１」御により
実行すべきプログラムの選択データを併給さオＬるデー
タ処理装置において本考案は特に有効である。
内、本実施例においてメモリ５０〜７０の各フ゛ロック
（チップ）に同一のアドレスを￥１１１り当てることに
より少ないアドレスデータで複数のプログラム・処理が
でき、ソフトウェアを簡易イしできる。
（チップ）に同一のアドレスを￥１１１り当てることに
より少ないアドレスデータで複数のプログラム・処理が
でき、ソフトウェアを簡易イしできる。
又、メモリのブロックあるいはメモ１ノブ−ツブ数が少
ない場合にはメモリフ゛ロック（ブーツブ）１旨示用の
アドレスデコーダを省略しメモ１）読み出し雀１）モ（
１１悄号を直接Ａ、Ｎ１）ゲートの一端に入力してもよ
い。更にデータラッチ３００としては外ｔＢスイッチあ
るいは周辺装置（キーボード、タイツブシイタ。
ない場合にはメモリフ゛ロック（ブーツブ）１旨示用の
アドレスデコーダを省略しメモ１）読み出し雀１）モ（
１１悄号を直接Ａ、Ｎ１）ゲートの一端に入力してもよ
い。更にデータラッチ３００としては外ｔＢスイッチあ
るいは周辺装置（キーボード、タイツブシイタ。
プリンタ等）からデータの設定が可能で所定の期間記憶
保持機能を有するものであればよく、例えばレジスタ、
クリップ・フロップ、プ功ンタ等でもよい。
保持機能を有するものであればよく、例えばレジスタ、
クリップ・フロップ、プ功ンタ等でもよい。
第１図は、従来のデータ処理装置のブロック図で第２図
は、本発明の一実施例を示すデータ処理装置のブロック
図である。 １．１００・・・・・・ＣＰＵ、２，２００・・・・・
・アドレスデコーダ、３，３００・・・・・・データラ
ッチ、４〜７．５０〜７０・・・・・・メモリ、８〜）
１．８’〜１０’・・・・・・メモリ指示信号、１２，
１２０・・・・・・アドレスバス、１３，１３０・・・
・−・データノくス、１４，１４０・・・・・・メモリ
リード信号、１５・・・・・・Ｉ１０リード信、 号
、１６〜１８．１６’〜１８′・・・・・・セレクトス
イッチ、１９〜２１・・・・・・ＡＮＤゲート、２２・
・・・・・アドレスデコード信号、２３〜２５・・・・
・・プログラムメモリ選択信号、２６・・・・・・リセ
ット回路。
は、本発明の一実施例を示すデータ処理装置のブロック
図である。 １．１００・・・・・・ＣＰＵ、２，２００・・・・・
・アドレスデコーダ、３，３００・・・・・・データラ
ッチ、４〜７．５０〜７０・・・・・・メモリ、８〜）
１．８’〜１０’・・・・・・メモリ指示信号、１２，
１２０・・・・・・アドレスバス、１３，１３０・・・
・−・データノくス、１４，１４０・・・・・・メモリ
リード信号、１５・・・・・・Ｉ１０リード信、 号
、１６〜１８．１６’〜１８′・・・・・・セレクトス
イッチ、１９〜２１・・・・・・ＡＮＤゲート、２２・
・・・・・アドレスデコード信号、２３〜２５・・・・
・・プログラムメモリ選択信号、２６・・・・・・リセ
ット回路。
Claims (1)
- 演碧処理制御機能ケ有する処理部と、該処理部を初期設
定する手段と、前記処理部において実行されるべき複数
の処理プログラム全格納するメモリ手段と、該メモリ手
段の処理プログラムを選択的に前記処理部に与える手段
とを含み前記処理プログラムを選択する情報を前記処理
部を介することなく前記メモリ手段に供給するようにし
たことを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58172557A JPS5977560A (ja) | 1983-09-19 | 1983-09-19 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58172557A JPS5977560A (ja) | 1983-09-19 | 1983-09-19 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5977560A true JPS5977560A (ja) | 1984-05-04 |
Family
ID=15944059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58172557A Pending JPS5977560A (ja) | 1983-09-19 | 1983-09-19 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5977560A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6314230A (ja) * | 1986-07-04 | 1988-01-21 | Nec Corp | デ−タ変換器 |
-
1983
- 1983-09-19 JP JP58172557A patent/JPS5977560A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6314230A (ja) * | 1986-07-04 | 1988-01-21 | Nec Corp | デ−タ変換器 |
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