JPS596621A - スイツチ入力回路 - Google Patents
スイツチ入力回路Info
- Publication number
- JPS596621A JPS596621A JP11516482A JP11516482A JPS596621A JP S596621 A JPS596621 A JP S596621A JP 11516482 A JP11516482 A JP 11516482A JP 11516482 A JP11516482 A JP 11516482A JP S596621 A JPS596621 A JP S596621A
- Authority
- JP
- Japan
- Prior art keywords
- switch
- level
- external switch
- resistance
- parallel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、スイッチ電流を少なくするためのスイッチ入
力回路に関する。
力回路に関する。
電子時計のように電流を出来るだけ減らす必要のあるも
のには、スイッチの開閉時の電流も出来るだけ少な（す
る必要がある。一般的な時計に使われているスイッチ入
力回路は、構成の簡素化のため、プルダウン又はプルア
ップ等の７０〜テイング防止用抵抗を使用している。
のには、スイッチの開閉時の電流も出来るだけ少な（す
る必要がある。一般的な時計に使われているスイッチ入
力回路は、構成の簡素化のため、プルダウン又はプルア
ップ等の７０〜テイング防止用抵抗を使用している。
しかし、７０−ティング防止抵抗の抵抗値は、スイッチ
が開いている時のノイズ防止のためある程度低い抵抗値
が要求され、逆に、スイッチが閉じた時には、フローテ
ィング防止抵抗に無、駄な電流を流さないため出来るだ
け抵抗値を高くせねばならず、スイッチの開閉によるフ
ローティング防止用抵抗の抵抗値の条件は互いに相反す
ることになる。
が開いている時のノイズ防止のためある程度低い抵抗値
が要求され、逆に、スイッチが閉じた時には、フローテ
ィング防止抵抗に無、駄な電流を流さないため出来るだ
け抵抗値を高くせねばならず、スイッチの開閉によるフ
ローティング防止用抵抗の抵抗値の条件は互いに相反す
ることになる。
そこて゛本発明は、これらの欠点を補うため、高い抵抗
値の抵抗素子とスイッチング機能をもつ低い抵抗値の抵
抗素子の２本を並列に接続し、スイッチが開いている間
は、並列に接続されているため低い抵抗値になり、スイ
ッチが閉じた時は低い方の抵抗を切り離して旨い抵抗値
にすることで、消費電流を削減するのと同時にスイッチ
が開いている時のノイズマージンを高くすることを可能
にしたスイッチ入力回路を提供するものである。
値の抵抗素子とスイッチング機能をもつ低い抵抗値の抵
抗素子の２本を並列に接続し、スイッチが開いている間
は、並列に接続されているため低い抵抗値になり、スイ
ッチが閉じた時は低い方の抵抗を切り離して旨い抵抗値
にすることで、消費電流を削減するのと同時にスイッチ
が開いている時のノイズマージンを高くすることを可能
にしたスイッチ入力回路を提供するものである。
以後本発明の詳細を図面により説明する。
第１図は本発明の実施例を示すスイッチ入力回路の回路
図である。１は外部スイッチで、該外部スイッチ１の可
動接点端は電源のＨレベル側（以後Ｖ。０とする）に接
続されている。２．６は外部スイッチ１の固定接点端に
それぞれ接続されるフローティング防止用σ）抵抗素子
であり、抵抗素子２は数１０ＭΩの高い抵抗値をとり、
更に抵抗素子６は、導通状態で数１００にΩの低い抵抗
値をとるスイッチング機能を有するＮチャンネル１．＋
ＭＯＳトランジスタ（以下Ｎ’ Ｍ ＯＳと記載）によ
って構成されている。４はＤ型フリップフロップ（以後
Ｌ）ＦＦとする）である。５は水晶発振回路によって構
成される標準信号発生器、６は標準信号発生器５から作
られた標準信号３２ Ｋ Ｈｚを分周する分周回路であ
り、ＤＦＰ４の読み込みタイミング？決定する基準クロ
ック１２８Ｈｚを作成する。
図である。１は外部スイッチで、該外部スイッチ１の可
動接点端は電源のＨレベル側（以後Ｖ。０とする）に接
続されている。２．６は外部スイッチ１の固定接点端に
それぞれ接続されるフローティング防止用σ）抵抗素子
であり、抵抗素子２は数１０ＭΩの高い抵抗値をとり、
更に抵抗素子６は、導通状態で数１００にΩの低い抵抗
値をとるスイッチング機能を有するＮチャンネル１．＋
ＭＯＳトランジスタ（以下Ｎ’ Ｍ ＯＳと記載）によ
って構成されている。４はＤ型フリップフロップ（以後
Ｌ）ＦＦとする）である。５は水晶発振回路によって構
成される標準信号発生器、６は標準信号発生器５から作
られた標準信号３２ Ｋ Ｈｚを分周する分周回路であ
り、ＤＦＰ４の読み込みタイミング？決定する基準クロ
ック１２８Ｈｚを作成する。
抵抗素子６を構成するＮＭＯ８のゲートはＤＦＦ４の出
力端Ｑ（否定出力端）に接続されている。
力端Ｑ（否定出力端）に接続されている。
Ｄ Ｆ Ｆ ４のデータ入力端りは外部スイッチ１の固
定接点端と接続されていると共に抵抗素子２、乙の一端
とも接続されている。抵抗素子２．６は他端が電源のＬ
レベル（以後Ｖ、６とする）に接続されているので、外
部スイッチ１が開いている時は１３ Ｆ Ｆ ４のデー
タ入力端りはＶ ｓｓレベルになっている。
定接点端と接続されていると共に抵抗素子２、乙の一端
とも接続されている。抵抗素子２．６は他端が電源のＬ
レベル（以後Ｖ、６とする）に接続されているので、外
部スイッチ１が開いている時は１３ Ｆ Ｆ ４のデー
タ入力端りはＶ ｓｓレベルになっている。
従ってＤ Ｆ Ｆ ４の出力端Ｑにおける出力信号はＶ
ｎｏレベルになっており、抵抗素子６のＮＭＯＳは導
通状態となっていて、抵抗素子２．６は並列接続されて
いるので、並列抵抗値は、抵抗素子６とほぼ同じ程度の
数１００にΩになっている。外部スイッチ１が閉じると
、ＤＦＩｉ’４のデータ入力端りはＶ ＤＤレベルとな
り、分周回路乙の基準クロソクダに同期して、Ｉ） Ｆ
Ｆ ４の出力端Ｑの出力はｖ８ｓレベルとなる。
ｎｏレベルになっており、抵抗素子６のＮＭＯＳは導
通状態となっていて、抵抗素子２．６は並列接続されて
いるので、並列抵抗値は、抵抗素子６とほぼ同じ程度の
数１００にΩになっている。外部スイッチ１が閉じると
、ＤＦＩｉ’４のデータ入力端りはＶ ＤＤレベルとな
り、分周回路乙の基準クロソクダに同期して、Ｉ） Ｆ
Ｆ ４の出力端Ｑの出力はｖ８ｓレベルとなる。
すると、抵抗素子６ＯＮＭＯ８のゲート入力がＶｓＩｌ
レベルになるので抵抗素子６は非導通状態になり、抵抗
素子２．６の並列抵抗値は抵抗素子２の抵抗値とほぼ等
しい数１０ＭΩの高い値となり、外部スイッチ１を通し
てＶ ＤＤから流れる電流値は非常に少ない値となる。
レベルになるので抵抗素子６は非導通状態になり、抵抗
素子２．６の並列抵抗値は抵抗素子２の抵抗値とほぼ等
しい数１０ＭΩの高い値となり、外部スイッチ１を通し
てＶ ＤＤから流れる電流値は非常に少ない値となる。
以上のごとく本発明によれば、ノイズ対策効果がかなり
得られ、かつ回路にむだに流す電流を減少させるのに大
きな効果が得られる。本発明は電子時計のリセットスイ
ッチのように長い時間スイッチを閉じて使用するものに
より一層の効果が得られる。
得られ、かつ回路にむだに流す電流を減少させるのに大
きな効果が得られる。本発明は電子時計のリセットスイ
ッチのように長い時間スイッチを閉じて使用するものに
より一層の効果が得られる。
第１図は本発明の実施例を示すスイッチ入力回路の回路
図である。 １・・・・・・外部スイッチ、 ２・・・・・・フローティング防止用抵抗素子、３・・
・・・・スイッチング機能を有する抵抗素子、４・・・
・・・Ｄ型フリップフロップ、５・・・・・・標準信号
発生器、６・・・・・・分周回路。 第１図
図である。 １・・・・・・外部スイッチ、 ２・・・・・・フローティング防止用抵抗素子、３・・
・・・・スイッチング機能を有する抵抗素子、４・・・
・・・Ｄ型フリップフロップ、５・・・・・・標準信号
発生器、６・・・・・・分周回路。 第１図
Claims (1)
- 標準信号発生器と、該標準信号発生器からの信号２分周
する分周回路と、外部スイッチと、該外部スイッチに接
続されたフローティング防止用抵抗とを備えた電子時計
において、前記フローティング防止用抵抗と並列に接続
されたスイッチング機能を有する抵抗素子と、前記外部
スイッチからの信号をデーター人力とすると共に前記分
周回路からの信号をクロック入力とするＤ型フリップフ
ロップと有し、該１〕型フリツプフロツプの否定出力端
と前記スイッチング機能を有する抵抗素子の入力端とを
接続したことを特徴とするスイッチ入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11516482A JPS596621A (ja) | 1982-07-02 | 1982-07-02 | スイツチ入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11516482A JPS596621A (ja) | 1982-07-02 | 1982-07-02 | スイツチ入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS596621A true JPS596621A (ja) | 1984-01-13 |
Family
ID=14655917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11516482A Pending JPS596621A (ja) | 1982-07-02 | 1982-07-02 | スイツチ入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS596621A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53117932A (en) * | 1977-03-25 | 1978-10-14 | Hitachi Ltd | Input circuit |
| JPS5662421A (en) * | 1979-10-29 | 1981-05-28 | Mitsubishi Electric Corp | Input circuit |
| JPS57143923A (en) * | 1981-02-28 | 1982-09-06 | Seiko Instr & Electronics Ltd | Switch circuit |
-
1982
- 1982-07-02 JP JP11516482A patent/JPS596621A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53117932A (en) * | 1977-03-25 | 1978-10-14 | Hitachi Ltd | Input circuit |
| JPS5662421A (en) * | 1979-10-29 | 1981-05-28 | Mitsubishi Electric Corp | Input circuit |
| JPS57143923A (en) * | 1981-02-28 | 1982-09-06 | Seiko Instr & Electronics Ltd | Switch circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3752107B2 (ja) | 集積回路用パワーオンリセット回路 | |
| KR940005506B1 (ko) | 플립플롭회로 | |
| US3651340A (en) | Current limiting complementary symmetry mos inverters | |
| US20010020858A1 (en) | Latch circuit and semiconductor integrated circuit having the latch circuit with control signal having a large voltage amplitude | |
| GB1435973A (en) | Logic circuits utilizing insulated gate field effect transistors | |
| GB1458691A (en) | Bistable circuit | |
| JPS6226604B2 (ja) | ||
| JPH10190416A (ja) | フリップフロップ回路 | |
| JPH0346268A (ja) | 半導体装置のｃｍｏｓ型入力バッファ回路 | |
| JPS5941609B2 (ja) | 相補ｍｏｓ回路装置 | |
| JPH0370318B2 (ja) | ||
| JPS596621A (ja) | スイツチ入力回路 | |
| JPH0254698B2 (ja) | ||
| JP2000124777A (ja) | ラッチ回路およびフリップフロップ回路 | |
| JPS6070817A (ja) | 論理回路 | |
| US4175375A (en) | Electronic watch having improved level setting circuit | |
| JPH033966B2 (ja) | ||
| JPS59214305A (ja) | 相補ｍｏｓ型発振回路 | |
| JPH0352326A (ja) | パワーオンリセット回路 | |
| JPS61157113A (ja) | フリツプフロツプ回路 | |
| JPS61269544A (ja) | バスタ−ミネ−タ | |
| JPS6338894B2 (ja) | ||
| JPS639222A (ja) | トランスフアゲ−ト回路 | |
| JPS61264596A (ja) | 読み出し専用メモリ | |
| JP2712432B2 (ja) | 多数決論理回路 |