JPS5965773A - 周波数検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 る周波数検出装翁に関する。

一般に、複写機の光学系およびグリンタ等を駆動する装
置に用いているモータの速度制御は、このモータの軸に
付訃した／４’ルスエンコーダの出力パルスの院生１’
ｌＪ＋隔から抄出したモータの回転速度と速度指令値と
の偏差に奔づいてフィードバック制御がな芒わている。

このようにパルスの発生間隔からその周波数ずＡわちモ
ータの回転速度を検出する周波数検出装置は、従来広の
・ようなものがあった。

■　パルスて単安定マルチバイブレータをトリガして所
定の波高値およびＡルス幅をもつパルス信号を発生させ
、このパルス信号をローノやスフィルタに加えて和分し
、ノやルスの周波．【に対応したち圧イハ号を出力する
もの。

■　パルスの発生間隔を引時し、この引時仙の逆Ｖを演
ｎして周波Ｖデータを出力ラるもの。

しかしなから、このような従来製形はそｔ＋それ次のよ
う庁世Ｊ順を有していた。

ｑ）　応答特性がローパスフィルタの時足数によって定
まシ、したがって、高い周波数のパルスには適用できな
い。

■　演視のためのｈ間を髪し即時性が悪い。まだ、出力
データの有効桁数を確保するためには、浮動小数点演算
機能が必要となり、装置の構成が複軸になる。

本発明の目的は、このような問題を解決した周波数検出
装置を提供することである。

以下、添附図面を参照し２ながら、オ発明の詳細な説明
する。

一般に、ノヤルスの発生間隔ｆ：ｔとし、パルスの周波
船をｆとずればｔとｆの関係は第１図に示した曲ＭＬの
ようになシこの関係は次式１）であられされる。

ｆ−ｔ　　＝　　Ｋ、　　　　・・　　１）ただし、Ｋ
ＩＦｉｗ数。

上式１）を微分して次式１１）を得る。

すなわち、 表る微分方程式が得られ、こ１１はさらに次のように■
き摸えられる。

ｄｔ＝に、ｔ　　　　　　　　・・・　　１１１）ｄｆ
＝−に２ｆ　　　　　　・・・　１ｖ）ここで、次のよ
うな変換を行なって上式：１１）およびＩＶ）を差分方
程式Ｖ）および■りにそｔｌそれ変換する。

ｄｔ→Δｔｎ　”　ｔｎ＋１　　ｔｎ ｄ、ｆ−＋Δｆｎ−ｆｎ＋１−ｆｎ Δｔｎ＝ｔｎ＋１−ｔｎ＝に２ｔｎ−ｙ）Δｆ　ｎ＝　
　（Ｉｎ＋１　　Ｉｎ　）＝　ＫＪｎ−Ｖｌ）ただし、
ｆｎはｔｏに対応したｆの価。

し７たがって、ｔが上式■）に示した差分Δｔ　で初Ｊ
ｔＪｊ値ｔｏから順次増加する角に１．ｆを上式ｖ１）
に示した差分Δｆｎて初期値１０から１１１ｉ′１次減
少させることによシ、第１図に示した曲糾■、をシミー
レートすることができる。

一方、上式１）は曲ＭＬ上であれｅま常に成立するから
次式ｖ１１）を得る。

（ｆｎ十Δｆｎ）（ｔｎ＋Δｔｎ）　＝　Ｋ＋　　・・
・Ｖｌｌ）この式を展開すると次のように々る。

ｆｎｔｎ＋ｆｎ７１Ｉｔｎ＋ｔｎΔ八十ΔｆｎΔｔｎ＝
に１ここで、ｆ　ｔ　＝に、であるから、これを上式に
代　　ｎ 大して整理すると次式Ｖｉｊｉ　）を得る。

ところで、Ｋ２は上式Ｖ）よシ ｎ とあられさｉするので、これから という関係が成立するが、これは上式Ｖｉｉｉ　）と一
致しない。これは、微分方程式を差分方程式に変換した
際に／＋しる誤差とみなされ、この誤差を見込んで上式
Ｖｊｉ１）’を次のように１き整える。

Δｆ＝　　Ｋｓｆｎ　　　　　　・・・　１×）本発明
では、上式Ｖｉ）に代えで式１×）を用いておシ、被測
定・やルスが発住したのち上式Ｖ）で外し、たタイミン
グで１１次パルス信号を発生させ、このノ４ルス悄号が
発生するタイミングでＩｌｆ＋次上式ｉＸ）の演算を実
行し、これによって被測定パルスの周波数を得るように
している。

以下、実施例につい・て兵科的に散開する。

第２図は本発明に係る周波か検出装置の一実施例を示し
、この装置は破測定ｉ＋ルスＰＡを岸準のクロック信号
ＰＣに同ル」させる同期回路１、この同期回路ｌの出力
パルス信号ＰＡ’を受けた時点から上式Ｖ）であられさ
れる時系列ｔ　のパルス信号ＰＢを出力づるパルス信号
発生回路２、ノ９ルス信号ＰＡ’でリセｙト”Ｊねると
ともにパルス信号ＰＢが入力さねる毎に上式ｉＸ）であ
られ爆ねる周波数データＤＦを出力し、上記曲糾りをシ
ミーレートする演算回路３およびこの演舞回路３の出力
データＤＦを次のパルス信号ＰＡ’が入力された時点で
保持し出力する保持回路４から構成されている。

第３図は、同期回路１の具体例を示しておυ、同図にお
いて被測定パルスＰＡ　ＦｉＤ−フリラグフロップ１ａ
のデータ入力端りに加わり、とのＤ−フリップフロッグ
１ａの出力端ＱはＤ−フリラグフロッグ１ｂのデータ入
力端りおよびアンド回路ＩＣの１入力端に接続され、Ｄ
−フリラン０フ０ツｆｌｂの出力端同はアンド回路１ｃ
の仙の入力端に接続されており、また、クロック信号Ｐ
ＣがＤ−７リツグフロツ７’　ｌ　ａ　、　ｌ　ｂのそ
わそれのクロック入力端ＣＫおよびアンド回路１ｃの別
の入力端に加えられている。

第４し１（ｂ）に示したような被測定ノぞ／Ｌ・スＰＡ
が入力されると、このノ＋ルスＰＡの立ち上がり縁およ
び立ち下がり縁のそ１１ぞれの次に入力されるクロック
信号ＰＣ（同図（ａ、ｌ参照）に同期してＤ−フリラフ
０フロツプｌａの出力端Ｑの論理レベルが同図（ａｎ示
したように変化し、さらにこの出力端Ｑの変化のタイミ
ングの次のクロック信号ＰＣに同期し、てＤ−フリツノ
フロラ７°ｌｂの出力端互の論理レベルが同図（ｄ）に
示したように変化する。これによシ、アンド回路１ｃは
同図（ｅ）に示したパルス信号ＰＡ’を出力する。

第５Ｍおよび第６図をよ、パルスイｈ号発生回路２ネよ
び演舞回ｊ！？Ｉ３の具体例をそれぞれ示しておシ、こ
の例では係数に１　、　Ｋ２　＊よひに３をそれぞれ２
　。

初期値ｔｏおよびｆｎの初期値ｆｏをともに２１２に設
定している。

第５図において、１８ビツトアツプカウンタ２ａのクロ
ック入力端ＣＫＫ、ｌｄクロック伯号ＰＣが、リセット
入力端ＲＫはパルス信号ＰＡ’がそｔ＋それ加わってお
シ、このカウンタ２ａのカウントデータＤ１のうち６〜
１８ビツトのｒ−夕および１〜１３ビツトのデータがそ
わそれ１３ビツトフルアダー２ｂの入力端Ａおよび比較
器２ｃの入力端Ａに加わっている。

フルアダー２ｂのキャリ入力端Ｃには′１″が、また入
力端Ｂには０＃がそわそれ加えられておシ、このフルア
ダー２ｂの出力データのうち２〜１３ビツトのデータＤ
２がプリセット可能な１２ビツトのタウンカウンタ２ｄ
のグリセット入力端Ｐに加わる。なお、データＤ２Ｆｉ
次式×）で示した飴をと墨。

　　ＤＩ Ｄ２−−（−＋１）　　　　・・・×）３２ 設定器２ｅは、上記した時系列ｔの初期値ｔｏずなわち
（１（Ｊｏｏｏｏ（，１００００００）２（＝２１２＝
（４０９６）１ｏ）を６９足するものであシ、その出力
は比較器２ｃの入力端Ｂに加わっている。

比較器２Ｃは、入力端ＡおよびＢにそわぞれ加わるデー
タが等しく々ったさいにその出力端（Ａ＝Ｂ）の論理し
々ルをｒｎＪＫする。この比＋９器２ｃの出力はフリッ
プフロッグ２ｆのセット入力端Ｓに加わるとともにオア
回路２ｇを介してＤ−フリップフロッグ２ｈのクロック
入力端ＣＫに加わる。

フリツノフロラ７’２ｆのリセット入力端Ｒには、パル
ス係号ＰＡ’か加えられ、その出力端４社ダウンカウン
タ２ｄのイネ−グル入力端ＥＮｌｔｔ−＆Ｂされている
。

Ｄ−フリップフロッグ２ｈのデータ入力端りには１″が
入力されておシ、その出力端Ｑはダウンカウンタ２ｄの
ラッチ入力端ＬＫ接続され、また、出力端Ｑ　ｉＪノア
回路２量の１入力端に接続されている。このノア回路２
１の仙の入力端にはクロック信号ＰＣか力１１わってふ
シ、その出力端社Ｄ−フリップフロップ２ｈのリセット
入力端に接続されている。したがって、Ｄ−フリップフ
ロップ２ｈは、そのｓ〃！：が変化した時点の次にクロ
ック信号ＰＣが発生するタイミングでリセットされる。

ダウンカウンタ２ｇのクロック入力端ＣＫ［ｌｄクロッ
ク信号ＰＣが加わっており、その桁下がシギャリ用力端
ｃｙ力・らの信号りオア回路２ｇを介してＵ）カされる
。

なお、“０′が加わっている入力端は接地されており、
１”が加わる入力端にｉｊ電源ｖｃｃが加えられている
。また、比較器２ｃの入力端Ｂの１３ビツトに１″′を
加え、１〜１２ビツトに１０＃を加えるようにすれは、
設定器２ｅは不用となる。

したがって、同期回路１がらパルス係号ＰＡ’が出力さ
れ名とカウンタ２ａおよびフリップフロッグ２ｆがリセ
ットされ、この直後カウンタ２ａはカウント動ｆｉ−を
開始し、そのデータＤＩは第７図（ａ）に示したように
パルス信号ＰＡ’が加わった時点から増大してゆく。

７”−ＩＤＩが２１２（＝４０９６）Ｋ達した時点ｔ。

で比軒器２ｃの出力端（Ａ＝Ｂ）の論理レベルが「Ｈ」
となシ、したがってフリップフロップ２ｆがセットされ
てダウンカウンタ２ｄがイネーブルされ、Ｄ−フリップ
フロップ２ｈの出力端Ｑが論理レベルｒＨＪとなってデ
ータＤ２がダウンカウンタ２ｂにプリセットさｉｌ、さ
らＩｃ１つ目のパルス・１誹号ＰＢが出力される。

ダウンカウンタ２ｄがデータＤ２のダウンカウントを終
了すると、桁下がシキャリ出力端ＣＹの論理レベルがｒ
ＨＪになシ、これによってＤ−フリップフロラｆ２ｈが
■山作してダウンカウンタ２ｄが杓ひプリセットされ、
２つ目のパルス信号ＰＢがオア回１ｆｉ　２　ｇを介し
て出力される。このときのダウンカウンタ２ｄのダウン
カウント動作Ｕ　（４０９６／３２＋１）２回−ｊなわ
ち＃■シ（４０９６／６４　）回なされ、時点ｔｏ７５
らこの動作に要する時間ｔ１だけ経過した時点ｔｌｓす
なわちパルス係号ＰＡ’が発生してから（１＋１／６４
　）　ｔｏだけ経過した時点で２つ目のノ９ルス信号Ｐ
Ｂが発生する。

この時点ｔｌにおりるデータＤ１の仙ｎ１は、ダウンカ
ウンタ２ｄのカウント回数すなワチ（４０９６／６４）
だけ４０９６よシ増大しているので、このときダウンカ
ウンタ２ｄにプリセットされるデータＤ２も前回に仕べ
てｌ／６４だり増大する。したがって、このｆ”−タＤ
２をダウンカウントする時間τ２も時間τ１の１／６４
だり増大する。これによって、３つ目のパルス係上ＰＢ
が発生する時点を鵞ｔｊ１、パルス信号ＰＡ’が発生し
２てから（１＋１／　６４　）２ｔｏだけ経過した時刻
に相当する。

このようにして、パルス信号発生回路２はノ？ルス侶号
ＰＡ’が発生１７だ回路時刻から時間ｔ６＋　（ｉ＋１
／　６４　）　ｔｏ　、（１＋１／　６４　）２ｔｏｓ
・打ｊＭ’した時点でそ１１ぞれノヤルスイｈ号ＰＢす
々わち上式Ｖ）に対応した曲系列のパルス信号ＰＢを出
力づる。

第６図において、同勘回路１から出力さ１１るパルス係
号ＦＡ’は演舞回路３を構成ゴる１２ビツトのＤ−フリ
ップフロップ３ａのリセット入力端Ｒおよびフリップフ
ロップ３ｂのセット入力端Ｓと、保持回路４を構成する
１３ビツトのＤ−フリップフロラ７’４＠のクロック入
力端ＣＫに加わっでおシ、また、ノヤルス傷号発生回路
２から出力されるパルス信号ＰＩＩＤ−フリッグフロッ
プ３ａのクロック入力端ＣＫネよひフリップフロップ３
ｂのリセット入力端Ｒに加わっている。

Ｄ−フリップフロノア’　３　ｍの出力端Ｘは、１９ビ
ツトのフルアダー３ｃの入力ｌＸ１４　Ａの１〜１２ビ
ツトに接続され、反転出方端又Ｕフルアダー３ｃの入力
端Ｂの７〜１８ビツトに接続されている。

フルアダー３ａの入力端Ａの１３ビツトにはフリップフ
ロップ３ｂの出力端Ｑの信号が、入力端Ａの１４〜１９
ビツトに杖″０＃が、入力端Ｂの１９ビツトにはフリッ
プフロップ３ｂの出力端すの係号が、入力端Ｂの１〜６
ビツトには°１１％がそしてキャリ入力端ＣＫは１″が
それぞれ加わっておシ、その出力端Σの１２〜１９ビツ
トの信号は１３ビツトのフルアダー３ｄの入力端子Ｂに
加わっている。

フルアダー３ｄの入力ｆｆ１Ａの２〜１３ビツトには、
フルアダー３ａの出力端Ｘの信号が、またその１ビツト
にｄ″０．′がそれぞれ加わっている。そして、フルア
ダー３ｄの出力端Σの２〜１３ビツトの信号がＤ−フリ
ップフロップ３ａのデータ入力端りに加わっている。

ま六、Ｄ−フリップフロップ４ａのデータ人力ｍＤの１
〜・１２ビツトにはＤ−フリップフロップ３ａの出力端
Ｘが、１３ピツ）・にはフリップフロップ３ｂの出力端
Ｑがぞハそｉ１袢’＃Ｖさｉ′ｒている。

Ｄ−フリップフロップ３ａの出力端ＸのデータをＤ３と
すわば、フルアダー３０の入力端Ａに加わるデータはＤ
３．入力端Ｂに加わるデータは（−６４ＸＤ３）となる
ので、このフルアダー３ｃの出力う−夕はＤ３が１より
充分大きいと考えて一６３ＸＤ３となシ、したがってフ
ルアダー３ｄの入力端ＢＫ加わるデータは一６３ＸＩ）
３／２“となる。

フルアダー３ｄの入力端Ａに加わるデータは２　ｘ　Ｉ
）　３々ので、このフルアダー３ｄの出力データは１＋
２ｘｌ）３＋（−６３ｘＤ３）／２“、したがってＤ−
７リツプフロツプ３ａの入力端りに加わるデータＤ４は
次式ＸＩ）のようになる。

さて、パルス信号ＦＡ’が発生した時点でＤ−フリップ
フロラ７’　３　ａがリセットさｔｌ、同時にフリップ
フロップ３ｂがセットされるのでＤ−７リツプフロツプ
４ａのデータ入力端りおよびフルアダ３ｃの入力端Ａに
はｆｎの初期値１０すなわち４ｏ９６（＝＝　２１２　
）が加わり、したがって、Ｄ−フリップフロラ７’　３
　ａのデータ入力端りに加わるデータＤ４は４０９６（
１−１／６５）となる。

その後、パルス信号発生回路２から１つ目のパルス信号
ＰＢが出力されると、フリップフロップ３ｂがリセット
されるとともにＤ−フリップフロップ３ａの出力データ
Ｄ３がその時点で加わっているデータＤ４すなわち初期
値がし６５だけ減少したデータに？新され、この更新さ
れたデータＤ３に基づいて、データＤ４も更新される。

そして、２つ目のノ４ルス佑号ＰＢが出力されると、さ
らにデータＤ３およびＤ４が更新され、その後パルス信
号ＰＢが加わる毎にデータＤ３およびＤ４が順次更新さ
れる。

この様子を第８　ｔｅｌ　（ａ）〜（ｅ）に示す。すな
わち、パルス信号ＰＡ’が出力された時点で周波数デー
タＤＦ（すなわちデータＤ３）は４０９６に初期設定さ
れ、その祐パルス信号ＰＲが加わるたびに４０９６（１
−１／６５）　。

４０９６（１−１／６５）、・・・と上述した曲＃ＬＫ
沿って順次減少してゆく。ぞして、次のパルス信号ＰＡ
’が出力さノまた時点でこのときの周波数データＤＦが
Ｄ−フリップフロップ４ａに保持され、周波数検出デー
タと１２で出力される。々お、同図（ｄ）は、Ｄ−フリ
ップフロップ４ａの出力データを図示しないデジタル−
アナログ変換器で変換したアナログ信号をあられしてい
る。

このようにしで、本発明によれＦｉ被測定ノやルスＰＡ
の周波数に対応した周波数検出データを得ることができ
る。

なお、上述したパルス信号発生回路、演ａ回路および保
持回路の具体例は上記定数に１ｔＫ、およびに３をそれ
ぞれ２２４．１／６４および１／６５として構成したも
のであり、当然のことながらこの定数に１＋に２および
に３の仙を変更すれはそれに伴って構成が変化する。

以上説明したように、本発明によれは被測パルスの周波
数を即時的罠かつ酸、い周波ｉＱについても抄出し得る
という効果がある。

【図面の簡単な説明】

第１図は、被測定パルスの発生間隔と周波数との関係を
示すグラフ図、第２図は、本発明に係る周波＃ｊ検出装
飼の一実施例を示すブロック図、第３図は、同期０回路
の具体例を示したブロック図、第４図（ａ）〜（、）は
、同期回路の作用を示す波形図、第５νｉＦＪ、”ルス
個号発生回路の具体例を示すブロック図、第６図は、演
語回路および保持回路の具体例を示すブロック図、第７
図（ａ）および（ｂ）ｔ；ｊｌ、パルス信号発生回路の
作用を説明するためのグラフおよび波形図、第８図（、
）〜（ｃ）　Ｕ、演ａ２回路の作用を説明するだめの波
形図、同図（ｄ）は保持回路の出力データをアナログ信
号に変換した場合の波形図である。 ２・・・パルス信号発生回路、３・・・演舞回路、４・
・・保持回路 第２図 第４図 第５図 第６図 ＰＢＰＡ’ 第７図

Claims (1)

【特許請求の範囲】
1. 被測定パルス信号の発生間隔に基づき被測定パルス信号
   の周波数を抄出する周波数検出装置において、被測定ノ
   Ｐルス信号が入力されてから所定時間経端したのちにと
   の所定時間を基準とした一定の割合でその発生間隔が順
   次長く麿る・やルス信号を発生する・にルス信号発生回
   路と、このパルス信号発生回路がノｆルス信号を出力す
   る毎に予め設定した飴を所定の割合で順次減少させる減
   少回路と、被測定パルス信号が発生した時点で（の直前
   の減少回路の出力を保持する保持回路と全備えて成るこ
   とを特徴とする周波数検出装置。