JPH05275981A - モノマルチバイブレータ - Google Patents
モノマルチバイブレータInfo
- Publication number
- JPH05275981A JPH05275981A JP4071956A JP7195692A JPH05275981A JP H05275981 A JPH05275981 A JP H05275981A JP 4071956 A JP4071956 A JP 4071956A JP 7195692 A JP7195692 A JP 7195692A JP H05275981 A JPH05275981 A JP H05275981A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- counter
- input
- signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Abstract
(57)【要約】
【目的】抵抗、コンデンサ等を用いずに、時定数でのパ
ルス幅の設定なくして、カウンタ初期値から任意に設定
できるパラレル入力により安定した精度の良いパルス幅
の波形を得ることができるモノマルチバイブレータを提
供すること。 【構成】ｎビットカウンタ２が内部及び外部からのクロ
ック信号を受け、カウンタ信号をバイナリ出力すると、
該ｎビットカウンタ２からの出力と外部から任意に設定
されたパラレル入力信号とをｎビットコンパレータ４が
比較し、タイミングパルスを作成する。そして、ｎ入力
ＮＯＲゲート５が上記ｎビットコンパレータ４の初期時
間を探索し、このパルスをＪＫフリップフロップ６のＪ
端子、上記タイミングパルスをＫ端子に入力することに
より、クロック信号に同期して安定したパルスを出力す
る。
ルス幅の設定なくして、カウンタ初期値から任意に設定
できるパラレル入力により安定した精度の良いパルス幅
の波形を得ることができるモノマルチバイブレータを提
供すること。 【構成】ｎビットカウンタ２が内部及び外部からのクロ
ック信号を受け、カウンタ信号をバイナリ出力すると、
該ｎビットカウンタ２からの出力と外部から任意に設定
されたパラレル入力信号とをｎビットコンパレータ４が
比較し、タイミングパルスを作成する。そして、ｎ入力
ＮＯＲゲート５が上記ｎビットコンパレータ４の初期時
間を探索し、このパルスをＪＫフリップフロップ６のＪ
端子、上記タイミングパルスをＫ端子に入力することに
より、クロック信号に同期して安定したパルスを出力す
る。
Description
【０００１】
【産業上の利用分野】本発明は、通信機や各種のドライ
バー等に使用されるモノマルチバイブレータに関する。
バー等に使用されるモノマルチバイブレータに関する。
【０００２】
【従来の技術】一般に、集積化されたモノマルチバイブ
レータでは、図３に示すように外部容量３３と外部抵抗
３４の時定数により定められたパルス幅を決定する。
レータでは、図３に示すように外部容量３３と外部抵抗
３４の時定数により定められたパルス幅を決定する。
【０００３】そして、あらかじめ設定された基準電圧の
ハイレベル“Ｈ”からローレベル“Ｌ”の間、即ちシュ
ミット電圧ＶTHL とＶTLH との間の電源電圧ＶDDを外部
容量３３と抵抗３４に印加して積分させる。こうして積
分された電圧が、シュミット電圧ＶTHL からＶTLH にな
る間のパルス幅を有した出力が得られる。尚、このとき
のパルス幅は外部容量と抵抗の積により設定する。
ハイレベル“Ｈ”からローレベル“Ｌ”の間、即ちシュ
ミット電圧ＶTHL とＶTLH との間の電源電圧ＶDDを外部
容量３３と抵抗３４に印加して積分させる。こうして積
分された電圧が、シュミット電圧ＶTHL からＶTLH にな
る間のパルス幅を有した出力が得られる。尚、このとき
のパルス幅は外部容量と抵抗の積により設定する。
【０００４】
【発明が解決しようとする課題】上述した従来のモノマ
ルチバイブレータでは、外部抵抗や容量は一般的には固
定であり、パルス幅の可変がかなり困難である。また、
外部抵抗や容量等のバラツキが原因となり、正確に目的
とするパルス幅を得る事ができず、次段の回路への伝達
が不安定となる。さらに、外部抵抗や容量には集積回路
内部の電源を使用している為、電源の可変が出来ない。
ルチバイブレータでは、外部抵抗や容量は一般的には固
定であり、パルス幅の可変がかなり困難である。また、
外部抵抗や容量等のバラツキが原因となり、正確に目的
とするパルス幅を得る事ができず、次段の回路への伝達
が不安定となる。さらに、外部抵抗や容量には集積回路
内部の電源を使用している為、電源の可変が出来ない。
【０００５】例えば、市販の集積回路化モノマルチバイ
ブレータ「ＪＣ７４ＨＣ２２１Ｐ」（東芝）を使用する
場合に出力パルス幅はＴW ＝０．１×ＣX ×ＲX で求め
られるが、抵抗、容量のバラツキでパルス幅は１０μｓ
オーダーでの誤差が生じる。本発明は上記問題に鑑みて
なされたもので、その目的とするところは抵抗、コンデ
ンサを用いた、時定数による出力パルス幅の設定を行う
ことなく、カウンタ初期値から任意に設定できるパラレ
ル入力により安定した精度の良いパルス幅の波形を得る
ことができるモノマルチバイブレータを提供することに
ある。
ブレータ「ＪＣ７４ＨＣ２２１Ｐ」（東芝）を使用する
場合に出力パルス幅はＴW ＝０．１×ＣX ×ＲX で求め
られるが、抵抗、容量のバラツキでパルス幅は１０μｓ
オーダーでの誤差が生じる。本発明は上記問題に鑑みて
なされたもので、その目的とするところは抵抗、コンデ
ンサを用いた、時定数による出力パルス幅の設定を行う
ことなく、カウンタ初期値から任意に設定できるパラレ
ル入力により安定した精度の良いパルス幅の波形を得る
ことができるモノマルチバイブレータを提供することに
ある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明のモノマルチバイブレータは、所定のクロッ
ク信号の入力に基づいてクロック数をカウントし、カウ
ンタ信号をバイナリ出力するカウンタ手段と、上記カウ
ンタ手段からバイナリ出力されるカウンタ信号と任意に
設定されるパラレル入力信号とを比較して第１のタイミ
ングパルスを発生する第１のパルス発生手段と、上記カ
ウンタ手段からバイナリ出力されるカウンタ信号の初期
値に基づいて第２のタイミングパルスを発生する第２の
パルス発生手段と、上記第１及び第２のパルス発生手段
からの上記第１及び第２のタイミングパルスの入力に基
づいて上記パラレル入力信号に対応したパルス幅を有す
るパルスを出力するパルス出力手段とを具備することを
特徴とする。
に、本発明のモノマルチバイブレータは、所定のクロッ
ク信号の入力に基づいてクロック数をカウントし、カウ
ンタ信号をバイナリ出力するカウンタ手段と、上記カウ
ンタ手段からバイナリ出力されるカウンタ信号と任意に
設定されるパラレル入力信号とを比較して第１のタイミ
ングパルスを発生する第１のパルス発生手段と、上記カ
ウンタ手段からバイナリ出力されるカウンタ信号の初期
値に基づいて第２のタイミングパルスを発生する第２の
パルス発生手段と、上記第１及び第２のパルス発生手段
からの上記第１及び第２のタイミングパルスの入力に基
づいて上記パラレル入力信号に対応したパルス幅を有す
るパルスを出力するパルス出力手段とを具備することを
特徴とする。
【０００７】
【作用】即ち、本発明のモノマルチバイブレータでは、
カウンタ手段により所定のクロック信号の入力に基づい
てクロック数がカウントされカウンタ信号がバイナリ出
力される。そして、第１のパルス発生手段により上記カ
ウンタ手段からバイナリ出力されるカウンタ信号と任意
に設定されるパラレル入力信号とが比較され第１のタイ
ミングパルスが発生される。また、第２のパルス発生手
段により上記カウンタ手段からバイナリ出力されるカウ
ンタ信号の初期値に基づいて第２のタイミングパルスが
発生される。そして、パルス出力手段により、上記第１
及び第２のパルス発生手段からの上記第１及び第２のタ
イミングパルスの入力に基づいて上記パラレル入力信号
に対応したパルス幅を有するパルスが出力される。
カウンタ手段により所定のクロック信号の入力に基づい
てクロック数がカウントされカウンタ信号がバイナリ出
力される。そして、第１のパルス発生手段により上記カ
ウンタ手段からバイナリ出力されるカウンタ信号と任意
に設定されるパラレル入力信号とが比較され第１のタイ
ミングパルスが発生される。また、第２のパルス発生手
段により上記カウンタ手段からバイナリ出力されるカウ
ンタ信号の初期値に基づいて第２のタイミングパルスが
発生される。そして、パルス出力手段により、上記第１
及び第２のパルス発生手段からの上記第１及び第２のタ
イミングパルスの入力に基づいて上記パラレル入力信号
に対応したパルス幅を有するパルスが出力される。
【０００８】
【実施例】図１は本発明のモノマルチバイブレータの一
実施例の構成を示す図である。同図に示すように、本発
明のモノマルチバイブレータは、ｎビットッカウンタ２
と、ｎビットコンパレータ４、ｎ入力ＮＯＲゲート５、
ＪＫフリップフロップ６からなる。
実施例の構成を示す図である。同図に示すように、本発
明のモノマルチバイブレータは、ｎビットッカウンタ２
と、ｎビットコンパレータ４、ｎ入力ＮＯＲゲート５、
ＪＫフリップフロップ６からなる。
【０００９】上記ｎビットカウンタ２は、その入力端子
がクロック信号の入力端子１に接続されており、且つ、
その出力端子が上記ｎビットコンパレータ４、及び上記
ｎ入力ＮＯＲゲート５の入力端子にそれぞれ接続されて
いる。
がクロック信号の入力端子１に接続されており、且つ、
その出力端子が上記ｎビットコンパレータ４、及び上記
ｎ入力ＮＯＲゲート５の入力端子にそれぞれ接続されて
いる。
【００１０】そして、上記ｎビットコンパレータ４の入
力端子は、パラレル信号が入力されるパラレル入力端子
３にも接続されており、該ｎビットコンパレータの出力
端子は上記ＪＫフリップフロップ６のＫ端子に接続され
ている。また、上記ｎ入力ＮＯＲゲート５の出力端子は
上記ＪＫフリップフロップ６のＪ端子に接続されてい
る。そして、リセット信号の入力端子８は、上記ｎビッ
トカウンタ２及び上記ＪＫフリップフロップ６のリセッ
ト端子にそれぞれ接続されている。
力端子は、パラレル信号が入力されるパラレル入力端子
３にも接続されており、該ｎビットコンパレータの出力
端子は上記ＪＫフリップフロップ６のＫ端子に接続され
ている。また、上記ｎ入力ＮＯＲゲート５の出力端子は
上記ＪＫフリップフロップ６のＪ端子に接続されてい
る。そして、リセット信号の入力端子８は、上記ｎビッ
トカウンタ２及び上記ＪＫフリップフロップ６のリセッ
ト端子にそれぞれ接続されている。
【００１１】このような構成において、内部及び外部か
らのクロック信号をｎビットカウンタ２に入力すると、
該ｎビットカウンタ２がクロック数をカウントし、それ
をカウンタ信号としてバイナリ出力する。
らのクロック信号をｎビットカウンタ２に入力すると、
該ｎビットカウンタ２がクロック数をカウントし、それ
をカウンタ信号としてバイナリ出力する。
【００１２】そして、ｎビットコンパレータ４が上記ｎ
ビットカウンタ２からのカウンタ信号と外部から任意に
設定されたパラレル入力信号と受けて比較し、タイミン
グパルスを出力する。
ビットカウンタ２からのカウンタ信号と外部から任意に
設定されたパラレル入力信号と受けて比較し、タイミン
グパルスを出力する。
【００１３】上記ｎ入力ＮＯＲゲート５では、上記ｎビ
ットカウンター２のカウンタ信号より初期時間、即ち全
出力ローレベル“Ｌ”を探索し、このパルスをＪＫフリ
ップフロップ６のＪ端子に入力する。
ットカウンター２のカウンタ信号より初期時間、即ち全
出力ローレベル“Ｌ”を探索し、このパルスをＪＫフリ
ップフロップ６のＪ端子に入力する。
【００１４】そして、上記ｎビットコンパレータ４から
のタイミングパルスをＫ端子に入力すると、クロック信
号に同期してＪＫフリップフロップ６は安定したパルス
を出力する。
のタイミングパルスをＫ端子に入力すると、クロック信
号に同期してＪＫフリップフロップ６は安定したパルス
を出力する。
【００１５】尚、カウンタのインクリメント，デクリメ
ントや、クロック信号のｕｐ，ｄｏｗｎ同期、各々の回
路にリセット、クリアー、セット等のオプション端子も
有する。図２は、上記各端子における各端子波形を示す
タイミングチャートである。
ントや、クロック信号のｕｐ，ｄｏｗｎ同期、各々の回
路にリセット、クリアー、セット等のオプション端子も
有する。図２は、上記各端子における各端子波形を示す
タイミングチャートである。
【００１６】同図において、時刻ｔ1 ではｎビットカウ
ンタ２の出力が全出力ローレベル“Ｌ”であるためｎ入
力ＮＯＲ出力（Ｊ端子入力）はハイレベル“Ｈ”とな
る。そして、このときｎビットコンパレータ４の出力
（Ｋ端子入力）が“Ｌ”であるためＪＫフリップフロッ
プ６の出力はクロック入力に同期して“Ｈ”となる。次
に、時刻ｔ2 ではｎビットカウンタ２の出力が“Ｈ”と
なるため、ｎ入力ＮＯＲゲート５の出力は“Ｌ”とな
る。このときｎビットコンパレータ４の出力も“Ｌ”で
あるためＪＫフリップフロップ６の出力は“Ｈ”の状態
を維持する。
ンタ２の出力が全出力ローレベル“Ｌ”であるためｎ入
力ＮＯＲ出力（Ｊ端子入力）はハイレベル“Ｈ”とな
る。そして、このときｎビットコンパレータ４の出力
（Ｋ端子入力）が“Ｌ”であるためＪＫフリップフロッ
プ６の出力はクロック入力に同期して“Ｈ”となる。次
に、時刻ｔ2 ではｎビットカウンタ２の出力が“Ｈ”と
なるため、ｎ入力ＮＯＲゲート５の出力は“Ｌ”とな
る。このときｎビットコンパレータ４の出力も“Ｌ”で
あるためＪＫフリップフロップ６の出力は“Ｈ”の状態
を維持する。
【００１７】そして、時刻ｔ3 ではｎビットコンパレー
タ４の出力が“Ｌ”から“Ｈ”となるためクロック入力
に同期してＪＫフリップフロップ６の出力は“Ｌ”とな
る。本実施例のモノマルチバイブレータでは、上記動作
を繰り返すことで、外部クロックに同期して安定した出
力パルスを得ることができる。
タ４の出力が“Ｌ”から“Ｈ”となるためクロック入力
に同期してＪＫフリップフロップ６の出力は“Ｌ”とな
る。本実施例のモノマルチバイブレータでは、上記動作
を繰り返すことで、外部クロックに同期して安定した出
力パルスを得ることができる。
【００１８】以上詳述したように、本発明のモノマルチ
バイブレータでは、パルス幅の設定を必要とするとき
に、内部および外部のクロックパルスから任意に定めた
パラレル信号を入力する事により安定、且つ正確なパル
スを発生することができる。さらに、回路構成は全て論
理回路を使用している為に、従来の抵抗とコンデンサー
の時定数を用いたアナログ動作が不要で、安定且つ精度
の良いパルス幅を得ることができる。
バイブレータでは、パルス幅の設定を必要とするとき
に、内部および外部のクロックパルスから任意に定めた
パラレル信号を入力する事により安定、且つ正確なパル
スを発生することができる。さらに、回路構成は全て論
理回路を使用している為に、従来の抵抗とコンデンサー
の時定数を用いたアナログ動作が不要で、安定且つ精度
の良いパルス幅を得ることができる。
【００１９】また、パルス幅はクロック周波数の可変及
びパラレル入力の設定により容易に可変することが可能
であり、カウンタのビット数を増減させる事も同様に可
能である。
びパラレル入力の設定により容易に可変することが可能
であり、カウンタのビット数を増減させる事も同様に可
能である。
【００２０】
【発明の効果】本発明によれば、抵抗、コンデンサ等を
用いずに時定数でのパルス幅の設定をすることなく、カ
ウンタ初期値から任意に設定できるパラレル入力により
安定した精度の良いパルス幅の波形を得ることができる
モノマルチバイブレータを提供することができる。
用いずに時定数でのパルス幅の設定をすることなく、カ
ウンタ初期値から任意に設定できるパラレル入力により
安定した精度の良いパルス幅の波形を得ることができる
モノマルチバイブレータを提供することができる。
【図１】本発明の実施例に係るモノマルチバイブレータ
の構成を示す接続図である。
の構成を示す接続図である。
【図２】実施例のモノマルチバイブレータのファンクシ
ョン波形を示すタイミングチャートである。
ョン波形を示すタイミングチャートである。
【図３】従来のマルチバイブレータの構成を示す図であ
る。
る。
１…クロック入力端子、３…パラレル入力端子、２…ｎ
ビットカウンタ、４…ｎビットコンパレータ、５…ｎ入
力ＮＯＲゲート、６…ＪＫフリップフロップ、７…パル
ス出力端子、８…リセット端子。
ビットカウンタ、４…ｎビットコンパレータ、５…ｎ入
力ＮＯＲゲート、６…ＪＫフリップフロップ、７…パル
ス出力端子、８…リセット端子。
Claims (1)
- 【請求項１】 所定のクロック信号の入力に基づいてク
ロック数をカウントし、カウンタ信号をバイナリ出力す
るカウンタ手段と、 上記カウンタ手段からバイナリ出力されるカウンタ信号
と任意に設定されるパラレル入力信号とを比較して第１
のタイミングパルスを発生する第１のパルス発生手段
と、 上記カウンタ手段からバイナリ出力されるカウンタ信号
の初期値に基づいて第２のタイミングパルスを発生する
第２のパルス発生手段と、 上記第１及び第２のパルス発生手段からの上記第１及び
第２のタイミングパルスの入力に基づいて上記パラレル
入力信号に対応したパルス幅を有するパルスを出力する
パルス出力手段と、 を具備することを特徴とするモノマルチバイブレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4071956A JPH05275981A (ja) | 1992-03-30 | 1992-03-30 | モノマルチバイブレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4071956A JPH05275981A (ja) | 1992-03-30 | 1992-03-30 | モノマルチバイブレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05275981A true JPH05275981A (ja) | 1993-10-22 |
Family
ID=13475444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4071956A Withdrawn JPH05275981A (ja) | 1992-03-30 | 1992-03-30 | モノマルチバイブレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05275981A (ja) |
-
1992
- 1992-03-30 JP JP4071956A patent/JPH05275981A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |