JPS5965328A - 電源制御方法 - Google Patents
電源制御方法Info
- Publication number
- JPS5965328A JPS5965328A JP57175864A JP17586482A JPS5965328A JP S5965328 A JPS5965328 A JP S5965328A JP 57175864 A JP57175864 A JP 57175864A JP 17586482 A JP17586482 A JP 17586482A JP S5965328 A JPS5965328 A JP S5965328A
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- JP
- Japan
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- power supply
- signal
- control signal
- slave
- power
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Power Sources (AREA)
- Direct Current Feeding And Distribution (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）発明の分野
この発明は、シリアル伝送路等によシ接続された電子機
器間において各電子機器が親機と複数の子機の関係にあ
る場合、親機より各子機に対して電源のオン（オフ）制
御をなす電源制御方法に関する。
器間において各電子機器が親機と複数の子機の関係にあ
る場合、親機より各子機に対して電源のオン（オフ）制
御をなす電源制御方法に関する。
（ロ）発明の背景
たとえば＠１図に示すように、複数の電子機器が親機１
と子機２−１・２−２・・・・・２−ｎの関係にあり、
これらの各機器がシリアル伝送路６で接続される場合が
ある。このようなシステムにおいてうその実施状況によ
シいくらかの特定の子機のみを動作させたり、あるいは
全ての子機を動作させたい場合がある。このような場合
親機より所望の子機の電源のみをオン（オフ）制御でき
れば、しかもそれを簡易な手段で達成できれば、システ
ムの効率的運用にもつながるし便利である。
と子機２−１・２−２・・・・・２−ｎの関係にあり、
これらの各機器がシリアル伝送路６で接続される場合が
ある。このようなシステムにおいてうその実施状況によ
シいくらかの特定の子機のみを動作させたり、あるいは
全ての子機を動作させたい場合がある。このような場合
親機より所望の子機の電源のみをオン（オフ）制御でき
れば、しかもそれを簡易な手段で達成できれば、システ
ムの効率的運用にもつながるし便利である。
（ハ）発明の目的
この発明は上記に鑑み、親機から簡易な方法で。
所望の子機の電源をオン（オフ）制御できる電源制御方
法を提供するにある。
法を提供するにある。
に）発明の構成と効果
上記目的を達成するためにこの発明の電源制御方法は、
親機からは制御すべき各子機に対応して時間長の異なる
制御信号を送出し、各子機では自機に対応する時間長の
信号を受けると自機の電源をオンあるいはオフするよう
にしている。
親機からは制御すべき各子機に対応して時間長の異なる
制御信号を送出し、各子機では自機に対応する時間長の
信号を受けると自機の電源をオンあるいはオフするよう
にしている。
この発明で親機よシ送出される制御信号を第２図に示し
ている。同図においてＴ１は第１の子機２−１への制御
信号であシその時間長はＴ１である。
ている。同図においてＴ１は第１の子機２−１への制御
信号であシその時間長はＴ１である。
以下Ｔ２は第２の子機２−２への、Ｔ３は第６の子機２
−５への、Ｔｎは第ｎ番目の子機２−ｎへの制御信号で
あｐＴ２以降のそれぞれの時間長は基本となる時間長Ｔ
１の２倍、６倍、・・・・・・１１倍となっている。ま
たＴｍは全ての子機２−１・２−２・・・・・２−ｎの
電源を同時に制御するだめの信号であシ。
−５への、Ｔｎは第ｎ番目の子機２−ｎへの制御信号で
あｐＴ２以降のそれぞれの時間長は基本となる時間長Ｔ
１の２倍、６倍、・・・・・・１１倍となっている。ま
たＴｍは全ての子機２−１・２−２・・・・・２−ｎの
電源を同時に制御するだめの信号であシ。
ＴＩＸｍ＋△ｔの時間長を持っている。
この発明の電源制御方法によれば、親機から時間長の異
なる制御信号を各子機に送出するという簡便な方法で、
各子機の電源のオン（オフ）を個別に制御することがで
き、効率の良い子機の運用をはかることができる。
なる制御信号を各子機に送出するという簡便な方法で、
各子機の電源のオン（オフ）を個別に制御することがで
き、効率の良い子機の運用をはかることができる。
０→実施例の説明
以下５図面に示す実施例によシこの発明の詳細な説明す
る。
る。
第３図は親機１の回路ブロック図である。同図において
１１は親機１よシ子機２−１・２−２・・・・・２−ｎ
に制御信号を送出する等の処理を実行するＣＰＵ、１２
はシステムプログラム等を記憶するＲＯＭ、１３は電源
制御料理過程における演算値等を記・憶するＲＡＭ、１
４は電源制御信号作成用のタイマ、１５は出力ポート、
１６は並−直変換回路、１７はオア回路を含む信号変換
回路であって。
１１は親機１よシ子機２−１・２−２・・・・・２−ｎ
に制御信号を送出する等の処理を実行するＣＰＵ、１２
はシステムプログラム等を記憶するＲＯＭ、１３は電源
制御料理過程における演算値等を記・憶するＲＡＭ、１
４は電源制御信号作成用のタイマ、１５は出力ポート、
１６は並−直変換回路、１７はオア回路を含む信号変換
回路であって。
この（信号変換回路１７を経てシリアル伝送路６に゛電
源制御信号を送出する。なお親機１における制御信号は
ソフト的に作成している。
源制御信号を送出する。なお親機１における制御信号は
ソフト的に作成している。
第４図は各子機の電源制御回路を示す回路ブロック図で
ある。２１は周期△ものパルス信号を発生する発振器、
２２は親機１よシミ源制御信号Ｔｎを受けるレシーバで
ある。発振器２０及びレシーバ２２の出力はゲート回路
２６に加えられておシ。
ある。２１は周期△ものパルス信号を発生する発振器、
２２は親機１よシミ源制御信号Ｔｎを受けるレシーバで
ある。発振器２０及びレシーバ２２の出力はゲート回路
２６に加えられておシ。
ゲート回路２６は電源制御信号Ｔｎが加えられる間１発
振器２１よシのパルス信号を出力する。すなわち電源制
御信号Ｔｎが加えられるとゲート回路２６よシ、ＰＸｎ
（Ｐ：基本時間Ｔ１中に含まれるパルス数）のパルスが
出力される。２４はシフトレジスタであってゲート回路
２６よシのパルス数をカウントする。シフトレジスタ２
４の出力端Ａは（ｐｘｎ−１）のカウント出力の、出力
端Ｂは（ｐＸｎ＋ｉ ）のカウント出力の、出力端Ｃは
（Ｐｘｒｎ）のカウント出力のそれぞれの導出端である
。出力端Ａはゲート回路２５の入力端ご接続され、出力
端Ｂはゲート回路２５の禁止入力端に接続されている。
振器２１よシのパルス信号を出力する。すなわち電源制
御信号Ｔｎが加えられるとゲート回路２６よシ、ＰＸｎ
（Ｐ：基本時間Ｔ１中に含まれるパルス数）のパルスが
出力される。２４はシフトレジスタであってゲート回路
２６よシのパルス数をカウントする。シフトレジスタ２
４の出力端Ａは（ｐｘｎ−１）のカウント出力の、出力
端Ｂは（ｐＸｎ＋ｉ ）のカウント出力の、出力端Ｃは
（Ｐｘｒｎ）のカウント出力のそれぞれの導出端である
。出力端Ａはゲート回路２５の入力端ご接続され、出力
端Ｂはゲート回路２５の禁止入力端に接続されている。
したがってゲート回路２５の出力端には、シフトレジス
タのカウント値がｐｘｎ−１よシも大でＰＸｎ＋１よシ
も小なる時ハイレベル信号を導出する。ゲート回路２５
の出力端とシフトレジスタ２４の出力端Ｃはオア回路２
６を介してリレー回路２７に接続されておシ、ゲート回
路２５の出力端あるいはシフトレジスタ２４の出力端Ｃ
にハイレベル信号が導出された時、リレー回路２７が動
作するようになっている。
タのカウント値がｐｘｎ−１よシも大でＰＸｎ＋１よシ
も小なる時ハイレベル信号を導出する。ゲート回路２５
の出力端とシフトレジスタ２４の出力端Ｃはオア回路２
６を介してリレー回路２７に接続されておシ、ゲート回
路２５の出力端あるいはシフトレジスタ２４の出力端Ｃ
にハイレベル信号が導出された時、リレー回路２７が動
作するようになっている。
なお各子機では第５図に示すようにＰ、Ｓ回路６１を介
して′電源制御回路３２のみには常時電源が供給されて
いる。そしてリレー回路２７の動作によシ、リレ４接点
２７ａが閉じると主回路３６にも電源が供給される。も
つとも主回路６６の電源容量に比して電源制御回路３２
の容量ははるかに小さいものである。
して′電源制御回路３２のみには常時電源が供給されて
いる。そしてリレー回路２７の動作によシ、リレ４接点
２７ａが閉じると主回路３６にも電源が供給される。も
つとも主回路６６の電源容量に比して電源制御回路３２
の容量ははるかに小さいものである。
次に上記実施例回路において９ｇｔ機１よシの電源制御
信号の送出及び各子機２−１・２−２・・・・・・・・
２−ｎにおける電源制御動作を第６図、第７図に示すフ
ローチャートを参照して説明する。
信号の送出及び各子機２−１・２−２・・・・・・・・
２−ｎにおける電源制御動作を第６図、第７図に示すフ
ローチャートを参照して説明する。
親機１側では第６図に示すように先ず電源制御信号をオ
ンし、信号変換回路１７を介して送出を開始する（ステ
ップ５Ｔ１）とともに、タイマ１４をスタートさせる（
Ｓｒ１）。このタイマ１４の設定はどの子機の電源をオ
ンさせるかによシそれぞれ第２図に示す時間長Ｔ１・・
Ｔ２・・・・・Ｔｎのいずれかが選定されて行なわれる
。なお全ての子機の電源をオンさせたい場合には時間長
Ｔｍが設定される。タイマスタート後、タイムアツプし
たか否かのチェックが繰シ返され（Ｓｒ３）、タイムア
ツプすると電源制御信号がオフする（Ｓｒ１）。これで
親機１における電源制御信号の作成及び送出が終了する
。
ンし、信号変換回路１７を介して送出を開始する（ステ
ップ５Ｔ１）とともに、タイマ１４をスタートさせる（
Ｓｒ１）。このタイマ１４の設定はどの子機の電源をオ
ンさせるかによシそれぞれ第２図に示す時間長Ｔ１・・
Ｔ２・・・・・Ｔｎのいずれかが選定されて行なわれる
。なお全ての子機の電源をオンさせたい場合には時間長
Ｔｍが設定される。タイマスタート後、タイムアツプし
たか否かのチェックが繰シ返され（Ｓｒ３）、タイムア
ツプすると電源制御信号がオフする（Ｓｒ１）。これで
親機１における電源制御信号の作成及び送出が終了する
。
親機１よシミ源制御信号が送られて来ると子機側ではそ
の電源制御信号の時間長が識別され、自機に該尚する場
合には電源オン動作を行なう。
の電源制御信号の時間長が識別され、自機に該尚する場
合には電源オン動作を行なう。
すなわぢ第７図に示すように先ず親機から送られて来る
信号が電源制御信号か否か判定する（ＳＴ１１）。そ′
して電源制御信号であればタイマ１（Ｔｎ−△ｔ）、タ
イマ２（Ｔｍ）をスタートさせる（ＳＴ１２）。ここで
タイマ１ （Ｔｎ−△ｔ）は自機個有の電源制御信号で
あるか否かチェックするために使用され自機の制御信号
Ｔｎよシも△Ｌだけ短かい値に設定される。たとえば子
機２−１においてはＴ１−△ｔが、子機２−２において
はＴ２−△ｔがそれぞれ設定される。またタイマ２（Ｔ
ｍ）は全機共通の電源制御信号であるか否かチェックす
るために使用され第８図に示すようにその設定タイミン
グＣＴが全機共通の電源制御信号Ｔｍよシも△したけ短
かい値になるように設定される。
信号が電源制御信号か否か判定する（ＳＴ１１）。そ′
して電源制御信号であればタイマ１（Ｔｎ−△ｔ）、タ
イマ２（Ｔｍ）をスタートさせる（ＳＴ１２）。ここで
タイマ１ （Ｔｎ−△ｔ）は自機個有の電源制御信号で
あるか否かチェックするために使用され自機の制御信号
Ｔｎよシも△Ｌだけ短かい値に設定される。たとえば子
機２−１においてはＴ１−△ｔが、子機２−２において
はＴ２−△ｔがそれぞれ設定される。またタイマ２（Ｔ
ｍ）は全機共通の電源制御信号であるか否かチェックす
るために使用され第８図に示すようにその設定タイミン
グＣＴが全機共通の電源制御信号Ｔｍよシも△したけ短
かい値になるように設定される。
なおこれらのタイマ１１タイマ２は上記実施例回路で第
４図のシフトレジスタ２４の出力端Ａ及びＣに相当する
。ゲート回路２６の開かれるタイミング、すなわちシフ
トレジスタ２４が発振器２１よすのパルスのカウントを
開始するタイミングがタイマ１及びタイマ２のスタート
となる。
４図のシフトレジスタ２４の出力端Ａ及びＣに相当する
。ゲート回路２６の開かれるタイミング、すなわちシフ
トレジスタ２４が発振器２１よすのパルスのカウントを
開始するタイミングがタイマ１及びタイマ２のスタート
となる。
次にタイマ１がタイ内アップか否か判定される（ＳＴ、
１５）。そしてタイムアツプすれば親機１よシの電源制
御信号がオンであるが否が判定する（ＳＴ１４）。 こ
こでもし電源制御信号がオフであれば。
１５）。そしてタイムアツプすれば親機１よシの電源制
御信号がオンであるが否が判定する（ＳＴ１４）。 こ
こでもし電源制御信号がオフであれば。
自機の電源制御信号の時間長よシも少なくとも△を時間
短かい時間ですでに電源制御信号がオフになっておるこ
とになシ、これは自機に対する電源制御信号でないこと
になる。したがって他号機に対する電源制御信号である
としこの場合は何もしない。すなわち主回路への電源オ
ン処理を行な、わない（ＳＴ１５）。
短かい時間ですでに電源制御信号がオフになっておるこ
とになシ、これは自機に対する電源制御信号でないこと
になる。したがって他号機に対する電源制御信号である
としこの場合は何もしない。すなわち主回路への電源オ
ン処理を行な、わない（ＳＴ１５）。
なおｓ’ｒ１４の信号はオンか？ＹＥＳ、のチェックは
ハード的にはシフトレジスタ２４の出力端Ａに出力有で
、同じ（ＳＴｉ４の信号はオンか？ＮＯのチェックはシ
フトレジスタ２４の出力端Ａに出力無でそれぞれ行なわ
れる。
ハード的にはシフトレジスタ２４の出力端Ａに出力有で
、同じ（ＳＴｉ４の信号はオンか？ＮＯのチェックはシ
フトレジスタ２４の出力端Ａに出力無でそれぞれ行なわ
れる。
ｓ、’ｒ１４の判定ＹＥＳに続いてタイマ３（△も×２
）をスタートさせる（ＳＴ１６）。このタイマ６はタイ
マ１がタイムアツプ時点で電源制御信号がオンしている
場合、さらにその△ｔＸ２の時間後に電源制御信号がオ
フしているが否かにより自機のみへの電源制御信号であ
るか否かを識別するため使用されるものである。それゆ
えこのクイマロは△も×２に時間設定されている。
）をスタートさせる（ＳＴ１６）。このタイマ６はタイ
マ１がタイムアツプ時点で電源制御信号がオンしている
場合、さらにその△ｔＸ２の時間後に電源制御信号がオ
フしているが否かにより自機のみへの電源制御信号であ
るか否かを識別するため使用されるものである。それゆ
えこのクイマロは△も×２に時間設定されている。
その後５Ｔ１７でタイマ６がタイムアツプが否か判定さ
れ、タイムアツプすると電源制御信号がオンかオフか判
定される（ＳＴ１８ ）。このＳＴＩ ７・ＳＴｉ ３
におけるタイマ６タイムアツプ時点の電源制御信号のオ
ンチェックはハード的にはシフトレジスタ２４の出力端
Ｂによって行なわれる。出力端Ｂにハイレベル信号が導
出されると５Ｔ１８の判定はＮＯ９すなわちタイマ１の
タイムアツプ時点よシ△も×２の時間を経過してもまだ
電源制御信号がオンを維持していることを意味し、出力
端Ｂがハイレベル信号にならないでローレベルのままの
場合は５Ｔ１Ｂの判定はＹＥＳ、すなわちタイマ１のタ
イムアツプ時点よシ△も×２の時間を経過した時に電源
制御信号がオフになっていることを示している。
れ、タイムアツプすると電源制御信号がオンかオフか判
定される（ＳＴ１８ ）。このＳＴＩ ７・ＳＴｉ ３
におけるタイマ６タイムアツプ時点の電源制御信号のオ
ンチェックはハード的にはシフトレジスタ２４の出力端
Ｂによって行なわれる。出力端Ｂにハイレベル信号が導
出されると５Ｔ１８の判定はＮＯ９すなわちタイマ１の
タイムアツプ時点よシ△も×２の時間を経過してもまだ
電源制御信号がオンを維持していることを意味し、出力
端Ｂがハイレベル信号にならないでローレベルのままの
場合は５Ｔ１Ｂの判定はＹＥＳ、すなわちタイマ１のタ
イムアツプ時点よシ△も×２の時間を経過した時に電源
制御信号がオフになっていることを示している。
５Ｔ１８で電源制御信号がオフと判定された場合。
自機に対する電源制御ｑ号であると判断して自機の主回
路への電源をオンする（Ｓ、Ｔｌ９）。この動作を第４
図の回路で説明すると、シフトレジスタ２４の出力端Ａ
がハイレベル、出力端Ｂがローレベルでゲート回路２５
の出力端にハイレベル信号が導出され、この信号がオア
回路２６を経てリレー回路２７に加えられ、第５図のリ
レー接点２７ａを閉じることになる。
路への電源をオンする（Ｓ、Ｔｌ９）。この動作を第４
図の回路で説明すると、シフトレジスタ２４の出力端Ａ
がハイレベル、出力端Ｂがローレベルでゲート回路２５
の出力端にハイレベル信号が導出され、この信号がオア
回路２６を経てリレー回路２７に加えられ、第５図のリ
レー接点２７ａを閉じることになる。
５Ｔ１Ｂで、電源制御信号がまだオンであり、ＮＯと判
定されると、タイマ２がタイムアツプか判定する（ＳＴ
２０）。タイマ２がタイムアツプすると。
定されると、タイマ２がタイムアツプか判定する（ＳＴ
２０）。タイマ２がタイムアツプすると。
続いて電源制御信号がオンか否か判定する（ＳＴ２１
）。
）。
電源制御信号がすでにオフしている場合は判定ＮＯで、
自機について主回路への電源をオンとしない（ＳＴ１５
）。ｓ’ｒ２ｉでまだ電源制御信号がオンしていると、
全ての子機につき主回路への電源をオンするということ
であるからその子機では自機の主回路への電源をオンに
する（ ＳＴ １９）。５Ｔ２１の判定ＹＥＳ−＞５Ｔ
１９の動作を第４図の回路で示すとシフトレジスタ２４
の出力端ＣがハイＶ ／＜ ）Ｖ トなシ、このハイレ
ベル信号がオア回路２６を経て。
自機について主回路への電源をオンとしない（ＳＴ１５
）。ｓ’ｒ２ｉでまだ電源制御信号がオンしていると、
全ての子機につき主回路への電源をオンするということ
であるからその子機では自機の主回路への電源をオンに
する（ ＳＴ １９）。５Ｔ２１の判定ＹＥＳ−＞５Ｔ
１９の動作を第４図の回路で示すとシフトレジスタ２４
の出力端ＣがハイＶ ／＜ ）Ｖ トなシ、このハイレ
ベル信号がオア回路２６を経て。
リレー回路２７に加えられ第５図のリレー接点２７ａを
閉じることになる。
閉じることになる。
なお上記実施例において各子機において第７図の処理を
実行するのに第４図に示す回路でハード的に処理してい
るが、これは子機におけるＣ Ｐ Ｕを用いてソフト的
に処理しても良い。
実行するのに第４図に示す回路でハード的に処理してい
るが、これは子機におけるＣ Ｐ Ｕを用いてソフト的
に処理しても良い。
また上記実施例において、親機からの電源制御信号によ
り、各子機における主回路への電源をオンする場合につ
いて説明したがこの発明は電源オフにも適用できること
いうまでもない。
り、各子機における主回路への電源をオンする場合につ
いて説明したがこの発明は電源オフにも適用できること
いうまでもない。
【図面の簡単な説明】
第１図はこの発明が実施されるシステムの概略を示す図
、第２図はこの発明を説明するための電源制御信号を示
すタイムチャート、第６図は親機の回路構成を示すブロ
ック図、第４図は各子機の電源制御回路のブロック図、
第５図は各子機の電源回路部を示すブロック図、第６図
は親機の電源制御信号の作成・送出動作を説明するため
のフローチャート、第７図は各子機における電源制御動
作を説明するだめのフ巳−チヤード、第８図は各子機に
おける電源制御信号の時間長のチェックタイミングを説
明するだめの信号タイムチャートである。 １：親機、２−１・２−２・・・・・２−ｎ：子機。 ６：シリアル伝送路、 １１：ｃＰＵ。 １２：ＲＯＭ、 １３：ＲＡＭ、 １４：タイ
マ、 １５：出力ポート、 １６：並−直変換回路
、 １７：信号変換回路、 ２１：発振器。 ２２：レシーバ、 ２３・２５：ゲート回路。 ２４：シフトレジスタ、 ２６：オア回路。 ２７：リレー回路＋ ３１：Ｐ、Ｓ回路。 ６２：電源制御回路、 ６３：主回路。 特許出願人 立石電機株式会社代理人 弁理
士 中 村 茂 信
、第２図はこの発明を説明するための電源制御信号を示
すタイムチャート、第６図は親機の回路構成を示すブロ
ック図、第４図は各子機の電源制御回路のブロック図、
第５図は各子機の電源回路部を示すブロック図、第６図
は親機の電源制御信号の作成・送出動作を説明するため
のフローチャート、第７図は各子機における電源制御動
作を説明するだめのフ巳−チヤード、第８図は各子機に
おける電源制御信号の時間長のチェックタイミングを説
明するだめの信号タイムチャートである。 １：親機、２−１・２−２・・・・・２−ｎ：子機。 ６：シリアル伝送路、 １１：ｃＰＵ。 １２：ＲＯＭ、 １３：ＲＡＭ、 １４：タイ
マ、 １５：出力ポート、 １６：並−直変換回路
、 １７：信号変換回路、 ２１：発振器。 ２２：レシーバ、 ２３・２５：ゲート回路。 ２４：シフトレジスタ、 ２６：オア回路。 ２７：リレー回路＋ ３１：Ｐ、Ｓ回路。 ６２：電源制御回路、 ６３：主回路。 特許出願人 立石電機株式会社代理人 弁理
士 中 村 茂 信
Claims (2)
- （１）親機から複数の子機に制御信号を送妬各子機の電
源をオン（オフ）する電源制御方法であって、親機から
は制御すべき各子機に対応して。 時間長の異なる制御信号を送出し、各子機では自機に対
応する時間長の信号を受けると自機の電源をオン（オフ
）するようにした電源制御方法。 - （２）前記親機からの制御信号が所定時間長である場合
に全子機の電源をオン（オフ）するようにした特許請求
の範囲第１項記載の電源制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57175864A JPS5965328A (ja) | 1982-10-05 | 1982-10-05 | 電源制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57175864A JPS5965328A (ja) | 1982-10-05 | 1982-10-05 | 電源制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5965328A true JPS5965328A (ja) | 1984-04-13 |
Family
ID=16003532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57175864A Pending JPS5965328A (ja) | 1982-10-05 | 1982-10-05 | 電源制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5965328A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62191909A (ja) * | 1986-02-18 | 1987-08-22 | Nec Corp | 遠隔電源投入装置 |
| JPS63282550A (ja) * | 1987-04-25 | 1988-11-18 | Sharp Corp | 端末装置の制御方式 |
| JP2005287957A (ja) * | 2004-04-02 | 2005-10-20 | Yamasa Kk | スロットマシン |
-
1982
- 1982-10-05 JP JP57175864A patent/JPS5965328A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62191909A (ja) * | 1986-02-18 | 1987-08-22 | Nec Corp | 遠隔電源投入装置 |
| JPS63282550A (ja) * | 1987-04-25 | 1988-11-18 | Sharp Corp | 端末装置の制御方式 |
| JP2005287957A (ja) * | 2004-04-02 | 2005-10-20 | Yamasa Kk | スロットマシン |
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