JPS596479Y2 - マルチタイマ− - Google Patents
マルチタイマ−Info
- Publication number
- JPS596479Y2 JPS596479Y2 JP19834482U JP19834482U JPS596479Y2 JP S596479 Y2 JPS596479 Y2 JP S596479Y2 JP 19834482 U JP19834482 U JP 19834482U JP 19834482 U JP19834482 U JP 19834482U JP S596479 Y2 JPS596479 Y2 JP S596479Y2
- Authority
- JP
- Japan
- Prior art keywords
- timer
- circuit
- down counter
- reference signal
- contents
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Measurement Of Predetermined Time Intervals (AREA)
- Electronic Switches (AREA)
Description
【考案の詳細な説明】
本考案は、任意に設定された時間よりの残り時間を電気
的に計数し残り時間を表示するタイマーに関し、特に２
個以上のタイマー初期値の設定を行なう事のできるマル
チタイマーに関する。
的に計数し残り時間を表示するタイマーに関し、特に２
個以上のタイマー初期値の設定を行なう事のできるマル
チタイマーに関する。
一般のタイマーにおいては、タイマーの設定は１つの値
しか設定が行なえず、連続的に異なる時間でタイマーを
使用する場合、１つのタイマーの動作が終了した時点で
改めて次のタイマーの設定を行なわなければならない。
しか設定が行なえず、連続的に異なる時間でタイマーを
使用する場合、１つのタイマーの動作が終了した時点で
改めて次のタイマーの設定を行なわなければならない。
又タイマーを時間をあげずに次々と使用する場合、例え
ばスポーツ總技における前半、ハーフタイム、後半と３
つの時間を計測する場合は、従来のタイマーでは正確に
行なう事ができない。
ばスポーツ總技における前半、ハーフタイム、後半と３
つの時間を計測する場合は、従来のタイマーでは正確に
行なう事ができない。
従って本考案においては、タイマーの初期値の設定が複
数個一度にでき、連続的に異なる時間でタイマーを使用
する場合、一度ですべてのタイマー初期の設定が行なえ
、又時間をあげずに次々とタイマー動作を行ないたい場
合、自動的に次々と連続的にタイマー動作が行なう事が
できる。
数個一度にでき、連続的に異なる時間でタイマーを使用
する場合、一度ですべてのタイマー初期の設定が行なえ
、又時間をあげずに次々とタイマー動作を行ないたい場
合、自動的に次々と連続的にタイマー動作が行なう事が
できる。
以下、図面に従って本考案の詳細な説明を行なつ。
第１図は本考案の実施例であり、基準信号発振回路１で
発生された時間基準信号は制御基準信号発生回路２に入
力され、制御に必要な基準信号及び分周回路３へ時間基
準信号を供給する。
発生された時間基準信号は制御基準信号発生回路２に入
力され、制御に必要な基準信号及び分周回路３へ時間基
準信号を供給する。
４はシフトレジスタ、１３は減算カウンターであり、シ
フトレジスタ４及び減算カウンター１３によりタイマー
のダウンカウンターを形威している。
フトレジスタ４及び減算カウンター１３によりタイマー
のダウンカウンターを形威している。
７はＳＷ１，ＳＷ２，Ｏ検出回路１１等の信号によりア
ンドゲート１４〜２２、入力制御回路９、減算回路１３
、表示回路１０を制御する制御回路である。
ンドゲート１４〜２２、入力制御回路９、減算回路１３
、表示回路１０を制御する制御回路である。
通常のタイマー動作時においては、分周回路３から出力
されるタイマーの最低時間単位信号、例えば秒信号がア
ンドゲート１８を介して減算回路１３の入力に入り、一
方アンドゲート１４〜１７のうちアンドゲート１４だけ
が開いてタイマー内容が減算回路１３に入力される。
されるタイマーの最低時間単位信号、例えば秒信号がア
ンドゲート１８を介して減算回路１３の入力に入り、一
方アンドゲート１４〜１７のうちアンドゲート１４だけ
が開いてタイマー内容が減算回路１３に入力される。
つまりタイマーのシフトレジスタ４の内容は１秒に１回
、秒の桁からしだいに減算され通常のタイマーのダウン
カウントが行なわれる。
、秒の桁からしだいに減算され通常のタイマーのダウン
カウントが行なわれる。
８はタイマーの初期値のセットを行なうキーボードであ
り、マイター初期値の記憶を行なうタイマーレジスタ４
，５．６に任意の初期値を入力することが′できる。
り、マイター初期値の記憶を行なうタイマーレジスタ４
，５．６に任意の初期値を入力することが′できる。
第２図は、本考案によるマルチタイマーをサツカーに使
用した表示例であり、前半の４０分、ハーフタイムの１
０分、後半の４０分をそれぞれタイマーレジスター４，
５．６に人力したものを示している。
用した表示例であり、前半の４０分、ハーフタイムの１
０分、後半の４０分をそれぞれタイマーレジスター４，
５．６に人力したものを示している。
第１図におけるＳＷ１はタイマーのスタート・ストップ
スイッチ、ＳＷ２はリセットスイッチであり、第２図に
示した状態でＳＷ１をＯＮするとタイマーがスタートし
てダウンサウントを開始する。
スイッチ、ＳＷ２はリセットスイッチであり、第２図に
示した状態でＳＷ１をＯＮするとタイマーがスタートし
てダウンサウントを開始する。
Ｏ検出回路１１はタイマーレジスター４の内容が０かど
うかを判断し、タイマーが０となった時信号を制御回路
７に送る。
うかを判断し、タイマーが０となった時信号を制御回路
７に送る。
制御回路７はＯ検出回路１１の信号を受けるとアンドゲ
ート１４〜１６をＯＦＦし、アンドゲート１７をＯＮし
てタイマーレジスター５の内容をタイマーレジスタ４に
転送する。
ート１４〜１６をＯＦＦし、アンドゲート１７をＯＮし
てタイマーレジスター５の内容をタイマーレジスタ４に
転送する。
転送が終了すると同時にアンドゲート１５〜１７がＯＦ
Ｆとなりアンドゲート１４がＯＮＬて再びダウンカウン
トが再開され、新たなタイマー初期設定値のタイマー動
作が開始される。
Ｆとなりアンドゲート１４がＯＮＬて再びダウンカウン
トが再開され、新たなタイマー初期設定値のタイマー動
作が開始される。
第３図は、最初の４０分が経過し新たに２番目の１０分
が置数され、新たなタイマーがスタートしている状態を
示している。
が置数され、新たなタイマーがスタートしている状態を
示している。
１０分が経過すると、タイマーレジスタ６の内容がタイ
マーレジスタ４に転送され再び新たなタイマーとして動
作が開始する。
マーレジスタ４に転送され再び新たなタイマーとして動
作が開始する。
以上、本考案の実施例について述べたが、本考案による
マルチタイマーを使用する事により、サツカー、バスケ
ット、ホッケーハンドボーノレ、ラクビー等の時間制限
があるスポーツの時間計測が１つのタイマーで誤差なく
計測する事ができる。
マルチタイマーを使用する事により、サツカー、バスケ
ット、ホッケーハンドボーノレ、ラクビー等の時間制限
があるスポーツの時間計測が１つのタイマーで誤差なく
計測する事ができる。
又、他にも連続でタイマーを使用する場合には非常に便
利であり、現在のタイマーでは使えなかった新しい用途
にも使用でき、付加価値の大きなタイマーを提供する事
ができる。
利であり、現在のタイマーでは使えなかった新しい用途
にも使用でき、付加価値の大きなタイマーを提供する事
ができる。
第１図は、本考案によるマルチタイマーの実施例であリ
、１・・・・・・基準信号発振回路、２・・・・・・制
御基準信号発生回路、３・・・・・・分周回路、４〜６
・・・・・・タイマーレジスタ、７・・・・・・制御回
路、８・・・・・・キーボード、９・・・・・・入力制
御回路、１０・・・・・・表示制御回路部、１１・・・
・・・Ｏ検出回路、１２・・・・・・表示部、１３・・
・・・・減算回路、１４〜２２・・・・・・アンドゲー
ト、２３〜２５・・・・・・オアゲートである。 第２図及び第３図は本考案による各状態の表示例である
。
、１・・・・・・基準信号発振回路、２・・・・・・制
御基準信号発生回路、３・・・・・・分周回路、４〜６
・・・・・・タイマーレジスタ、７・・・・・・制御回
路、８・・・・・・キーボード、９・・・・・・入力制
御回路、１０・・・・・・表示制御回路部、１１・・・
・・・Ｏ検出回路、１２・・・・・・表示部、１３・・
・・・・減算回路、１４〜２２・・・・・・アンドゲー
ト、２３〜２５・・・・・・オアゲートである。 第２図及び第３図は本考案による各状態の表示例である
。
Claims (1)
- 時間基準信号を発生する発振回路、前記時間基準信号を
分周する分周回路、前記分周回路の信号に基づいて任意
に設定された時間からダウンカウントを行なうダウンカ
ウンター、前記ダウンカウンターの内容を表示する表示
部より構成されているタイマー装置において、前記ダウ
ンカウンターの複数の初期設定値を記憶する複数個の記
憶回路を設け、前記表示部は前記ダウンカウンターの内
容の他に前記複数個の記憶回路の値の表示部分を有し、
前記ダウンカウンターの内容が減算になって０になった
後に前記複数の記憶回路に記憶された初期設定値を順次
前記ダウンカウンターにプリセットするゲート回路を有
する事を特徴とするマルチタイマー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19834482U JPS596479Y2 (ja) | 1982-12-28 | 1982-12-28 | マルチタイマ− |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19834482U JPS596479Y2 (ja) | 1982-12-28 | 1982-12-28 | マルチタイマ− |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58129193U JPS58129193U (ja) | 1983-09-01 |
| JPS596479Y2 true JPS596479Y2 (ja) | 1984-02-28 |
Family
ID=30111539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19834482U Expired JPS596479Y2 (ja) | 1982-12-28 | 1982-12-28 | マルチタイマ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS596479Y2 (ja) |
-
1982
- 1982-12-28 JP JP19834482U patent/JPS596479Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58129193U (ja) | 1983-09-01 |
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