JPS58129193U - マルチタイマ− - Google Patents

マルチタイマ−

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JPS58129193U
JPS58129193U JP19834482U JP19834482U JPS58129193U JP S58129193 U JPS58129193 U JP S58129193U JP 19834482 U JP19834482 U JP 19834482U JP 19834482 U JP19834482 U JP 19834482U JP S58129193 U JPS58129193 U JP S58129193U
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JP
Japan
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down counter
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timer
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JP19834482U
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JPS596479Y2 (ja
Inventor
永嶋　伸一
Original Assignee
セイコーエプソン株式会社
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は１．本考案によるマルチタイマーの実施　　・
例であり、１・・・基準信号発振回路、２・・・制御基
準信号発生回路、３・・・分周回路、４〜６・・・タイ
マーレジスタ、７・・・制御回路、８・・・キーボード
、９・・・入力制御回路１．１０・・・表示制御回路部
、１１・・・０検出回路、１２・・・表示部、１３・・
・減算回路、１４〜２２・・・アンドゲート、２３〜２
５・・・オアゲートである。 第２図及び第３図は本考案による各状態の表示例である
。

Claims (1)

    【実用新案登録請求の範囲】
  1. 時間基準信号を発生する発振回路、前記時間基準信号を
    分周する分周回路、前記分周回路の信号に基づいて任意
    に設定された時間からダウンカウントを行なうダウンカ
    ウンタ−１前記ダウンカウンタ−の内容を表示する表示
    部より構成されているタイマー装置において、前記ダウ
    ンカウンタ−の複数の初期設定値を記憶する複数個の記
    憶回路を設け、前記表示部は前記ダウンカウンタ−の内
    容の他に前記複数個の記憶回路の値の表示部分を有し、
    前記ダウンカウンタ−の内容が減算になって０になった
    後に前記複数の記憶回路に記憶された初期設定値を順次
    前記ダウンカウンタ−にプリセットするゲート回路を有
    する事を特徴とするマルチタイマー。
JP19834482U 1982-12-28 1982-12-28 マルチタイマ− Expired JPS596479Y2 (ja)

Priority Applications (1)

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JP19834482U JPS596479Y2 (ja) 1982-12-28 1982-12-28 マルチタイマ−

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JP19834482U JPS596479Y2 (ja) 1982-12-28 1982-12-28 マルチタイマ−

Publications (2)

Publication Number Publication Date
JPS58129193U true JPS58129193U (ja) 1983-09-01
JPS596479Y2 JPS596479Y2 (ja) 1984-02-28

Family

ID=30111539

Family Applications (1)

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JP19834482U Expired JPS596479Y2 (ja) 1982-12-28 1982-12-28 マルチタイマ−

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Publication number Publication date
JPS596479Y2 (ja) 1984-02-28

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