JPS637918Y2

JPS637918Y2 -

Info

Publication number: JPS637918Y2
Application number: JP1982130485U
Authority: JP
Priority date: 1982-08-27
Filing date: 1982-08-27
Publication date: 1988-03-08
Also published as: JPS5934394U

Description

【考案の詳細な説明】本考案はデジタルの時計，トリツプメータ，タ
イマ等に係り特にその表示数値の設定や修正に関
するものである。

従来、この種の数値修正では例えば時計の時刻
修正を例に説明すると、時間・分・秒それぞれに
スイツチが設けられてあり、時間及び分は修正ス
イツチ・秒は０リセツトスイツチとなつており、
時間及び分の修正はそれぞれのスイツチをONさ
せる毎に数字が１だけ大きくなり、秒のリセツト
はリセツトスイツチをONさせると秒の数字が０
になるようにしたものが汎用されている。しか
し、このような方法では例えば分を50分だけ修正
したい場合には50回のスイツチ操作が必要となる
など修正に時間がかかり、また何度も操作をしな
ければならないというわずらわしさが伴うという
不都合がある。本考案はこのような欠点を改善す
るものであり、修正スイツチを短時間ONさせる
と表示数値が１だけ変化し、ある設定時間以上
ONさせ続けると、ONしている間は表示数値が
迅速な早送りで順に変化するものを、プリセツタ
ブルカウンタを用いて達成したものである。

以下、添付図面に従つて本考案を詳述する。

第１図は本考案の第一実施例を示すもので、デ
ジタル時計の表示時刻修正装置について説明す
る。図において図示しない時計本体のプツシユ釦
として閉成し得る修正スイツチ１はワンシヨツト
マルチ２を介してORゲート３の一入力端子に接
続されている。また、前記修正スイツチ１は、前
記ワンシヨツトマルチ２を通さずにANDゲート
４の一入力端子へと接続されており、このAND
ゲート４の他の入力端子には発振器５が接続され
ている。ANDゲート４の出力側はプリセツタブ
ルカウンタ６のカウント入力へと接続され、この
プリセツタブルカウンタ６の出力は所定値の入力
でパルス信号を出力する判定回路７へ接続され、
この判定回路７の出力は前記ORゲート３の前記
した入力端子以外の入力端子に接続されている。
ORゲート３の出力は通常水晶振動子からの発振
信号を分周して刻時動作するカウンタ８の例えば
分単位の入力端子へ接続されこのカウンタ８の出
力は表示器９へ接続されている。またワンシヨツ
トマルチ２の出力からプリセツタブルカウンタ６
にロード信号を、また判定回路７の出力から同じ
くプリセツタブルカウンタ６にクリア信号をそれ
ぞれ送ることができるように接続されている。

次に以上の構成について数値修正動作を説明す
る。いま時計の分単位に相当する修正スイツチ１
を短時間ONすると、ワンシヨツトマルチ２を介
してORゲート３に１パルスの信号が入力され、
その出力信号が分計数用のカウンタ８で計数され
て、表示器９に表示された分の数値が１だけ変化
する。このときANDゲート４を通して発振信号
がプリセツタブルカウンタ６に供給されるが、
ON時間が短いためカウンタ値は判定回路７で設
定される所定値に達せず、判定回路７から信号は
出力されない。従つてカウンタ８への修正信号は
スイツチ１の閉成初期における１パルスのみでそ
の後表示数値が変化することはない。

次に修正スイツチ１をONさせ続け早送りさせ
る場合についてプリセツタブルカウンタ６に保持
される数値を中心として説明する。第２図はその
説明図である。ここで、修正スイツチ１をONす
ることにより、プリセツタブルカウンタ６の持つ
数値が10進法の数値７にロードされるものとし、
このプリセツタブルカウンタ６は10進数字の１ケ
タのみの値をとり、さらにその数値が３のとき
に、判定回路７によつてORゲート３に信号が送
られ、カウンタ８で計数し、表示器９の表示数値
が変化するものとする。またこの変化は増加とす
る。第２図中(1)は修正スイツチ１の状態を示し、
(2)は発振器５からANDゲート４に送られている
信号を示す。また(3)はプリセツタブルカウンタ６
のとる数値を示し、(4)は表示器９の表示数値の増
加の仕方を示している。

前記のように、修正スイツチ１をONしたとき
に、プリセツタブルカウンタ６には数値７がロー
ドされる。そして（修正スイツチ１はONし続け
ているから）発振器５の発振周波数に応じてこの
数字が１ずつ増加し（９の次は０とする）、３に
なると判定回路７からORゲート３を通してカウ
ンタ８に早送り信号が送られ、表示器９の数値は
１増加する。同時に判定回路７の出力はクリア信
号としてプリセツタブルカウンタ６のクリア入力
に印加されるためこのカウンタ６の持つ数値は０
となり、ここからまた発振器５の発振周波数に応
じて増加し、３になると前記と同様に表示器９の
数値が１だけ増加する。するとまたリセツト信号
により０となり、以下修正スイツチ１がONして
いる間はプリセツタブルカウンタ６の持つ数値が
０〜３を繰り返しながら連続して表示器９の数値
を増加（早送り増加）させて行く。尚、修正スイ
ツチ１を押した瞬間に表示器９の表示数値が増加
するのは１回ずつの修正スイツチ１の操作時に表
示器の表示数値が１ずつ増加させるワンシヨツト
マルチ２・ORゲート・カウンタ８・表示器９の
回路によるものであり、次に表示数値が増加する
のがANDゲート４・プリセツタブルカウンタ６
等を介する早送り用の回路によるものである。こ
のように修正スイツチ１をONしてから表示数値
が早送り増加を始める迄の時間をT₁とすれば、
修正スイツチ１をONする時間がT₁未満ならば早
送り動作には入らず、T₁以上ならば早送り動作
に入ることになる。T₁を長くするには、本実施
例ではプリセツタブルカウンタ６のロード数値を
７としたが、例えばこれを４とすれば７の場合よ
りも長くすることができる。

また早送り時にプリセツタブルカウンタ６の持
つ数値が３でなく２のときに表示数値が１増加す
るようにすれば、早送り速度は３のときに比して
1.5倍となり、逆に３でなく４のときに表示数値
が１増加するようにすれば、同じく早送り速度は
0.75倍となる。さらに発振器５の発振周期をT₂と
すれば本実施例では5T₂＜T₁＜6T₂であり早送り
は3T₂の間に１回の表示数値の増加が連続するこ
とにより成されるから発振器５の発振周期T₂に
よつてもT₁及び早送り速度を制御することがで
きる。

なお、この場合判定回路７は、その内部にメモ
リ及び比較器を有するもので、メモリには数値３
が予め記憶されており、比較器はこのメモリに記
憶された数値３と上記プリセツタブルカウンタ６
の持つ数値とを比較し、両者が等しいときにのみ
出力信号“Ｈ”（HIGH）を出力し、他のときに
は“Ｌ”（LOW）を出力しているものである。そ
して、“Ｈ”信号が出力されると、ORゲート３
を介してカウンタ８が１回の“Ｈ”信号に対応し
て１だけ加算するとともに、プリセツタブルカウ
ンタ６のたとえばクリア端子も“Ｈ”信号を受け
て、その持つ数値をクリアして０となり、その後
ANDゲート４の出力により加算をするものであ
る。また、修正スイツチ１の操作に伴うワンシヨ
ツトマルチ２の出力信号をプリセツタブルカウン
タ６のたとえばロード端子に入力し、これによつ
てプリセツタブルカウンタ６の持つ数値は数値７
にロードされるものである。

以上のように、この第一実施例によれば修正ス
イツチ１を短時間（T₁未満）ONする操作と、
ONさせ続ける（T₁以上）操作を組み合わせるだ
けの簡単な操作で迅速に数値の修正（設定）がで
きるものである。

また、発振器５の発振周波数やプリセツタブル
カウンタ６のロードの数値や判定回路７が早送り
信号を出力するときの数値の設定の仕方で、修正
スイツチ１をONしてから早送り動作に入るまで
の時間（T₁）や早送りの速度を決定することが
できるから生産する上で汎用性があり、また、こ
れらの数値を使用者が設定し得るものとすれば好
みの早送り動作により使用できるという利点も有
している。

第３図に本考案の第二実施例を示す。この実施
例は第一実施例におけるプリセツタブルカウンタ
のロード条件が異なるものであり、その構成及び
動作を第一実施例との相違点のみ記す。

ワンシヨツトマルチ２の出力はORゲート３の
一入力端子にのみ接続され、プリセツタブルカウ
ンタ６のロード入力には接続されない。そしてイ
ンバータ１０とワンシヨツトマルチ２Ａを設けて
直列に接続し、前記ワンシヨツトマルチ２と同一
入力がインバータ１０に入力されるように接続
し、このインバータ１０の出力をワンシヨツトマ
ルチ２Ａの入力とする。そしてこのワンシヨツト
マルチ２Ａの出力をプリセツタブルカウンタ６の
ロード入力とする。他は第一実施例と全く同様で
ある。ただしワンシヨツトマルチ２Ａはワンシヨ
ツトマルチ２と同じ機能を有しているものとす
る。

従つて、本実施例の場合には修正スイツチ１を
OFFした瞬間にプリセツタブルカウンタ６がロ
ードされ、例えばロードの数値が７ならば修正ス
イツチ１がOFFの時には常にプリセツタブルカ
ウンタ６は数値７を保持している。そして、修正
スイツチ１がONすると、８・９・０・１……と
増加し、修正スイツチ１がOFFするとその瞬間
また７となりこれを保持する。修正スイツチを
ONし続け例えば３になると判定回路７によつて
ORゲート３・カウンタ８を通して表示器９の表
示数値が増加するようにしてあれば、第一実施例
同様にプリセツタブルカウンタ６の持つ数値が０
〜３を繰り返して表示数値を早送りする。

以上のように、この第二実施例の構成によつて
も第一実施例と全く同様の効果を得ることができ
る。

第４図・第５図はそれぞれ本考案の第三実施
例・第四実施例であつて、第４図は第１図に、第
５図は第３図にそれぞれ対応し、修正スイツチに
よるロードおよびクリア入力条件を異ならせたも
のであり、それらの相違点は両組ともロード入力
とクリア入力が全くそのまま入れ換わつているこ
とである。即ち第４図では第１図のロードのため
の回路がそのままクリアの回路となり、逆にクリ
アのための回路がそのままロードの回路となつて
いる。第５図についても同様に第３図のロードと
クリアの回路がそのまま入れ換わつている。その
他の点では第４図は第１図と、第５図は第３図と
同じ構成となつている。これら２つの実施例の動
作につき、まず第三実施例の動作を第４図及び第
６図に基づいて説明する。修正スイツチ１を短時
間ONさせて表示器９の表示数値を１だけ変化さ
せるときには第一実施例と全く同様のことが行わ
れているので説明を省略する。修正スイツチ１を
ONさせ続けると、まずONした瞬間にプリセツ
タブルカウンタ６に保持された数値がクリアされ
０になる。以下、ANDゲート４を通した発振器
５の出力に応じて１・２・３・４……とプリセツ
タブルカウンタ６の持つ数値が増加して行く。例
えば判定回路７によりプリセツタブルカウンタ６
がロードする数値を３とし、プリセツタブルカウ
ンタ６の持つ数値が５のときに判定回路７によつ
てORゲート３に出力信号が送られ、ORゲート
３の出力からカウンタ８へと信号が送られ表示器
９の表示数値が１増加するものとする。すると第
６図のようにプリセツタブルカウンタ６の持つ数
値が５まで増加すると、判定回路７からORゲー
ト３へ出力信号が送られると共にロード信号がプ
リセツタブルカウンタ６に送られ、プリセツタブ
ルカウンタ６の持つ数値は３となり、以下３〜５
が繰り返され早送りが行われる。

第四実施例の動作についても修正スイツチを短
期間ONさせるときは、第３図の第二実施例と全
く同様の動作であるので省略する。

修正スイツチ１をONし続け表示器９の表示数
値を早送りさせる場合については修正スイツチ１
をOFFした瞬間にプリセツタブルカウンタ６の
持つ数値がクリアされ０になり、修正スイツチ１
が操作されずOFFしている間はこの０を保持す
る。そして修正スイツチ１をONすると、発振器
５を発振周波数に応じてプリセツタブルカウンタ
６の持つ数値が増加し、以下第三実施例と同様の
動作で早送りが成される。

このように、第三実施例・第四実施例のような
構成でも第一実施例・第二実施例と全く同様の効
果を得ることができる。尚、今まで述べた４つの
実施例におけるワンシヨツトマルチ２及び２Ａは
これらがなくとも修正スイツチ１のON時の信号
の立ち上がりによつてORゲート３からカウンタ
８へと信号が流れ表示器９の表示数値が変化する
ようにし、またプリセツタブルカウンタ６へのロ
ード又はクリア信号も同様にすれば本考案は達成
できる。また、修正スイツチ１のON・OFFを逆
にしてもインバータを新たに設ける等すれば本考
案の表示装置の回路に変わりはない。

また、カウンタ８を減算器として表示器９の表
示数値を修正スイツチ１の操作により減少させる
装置を同様に構成可能であり、さらには加減の切
り換えスイツチ等で表示器９の表示数値の変化を
加・減切換自在にすればより有効な修正装置を達
成できる。

第７図に第五実施例として切り換えスイツチ付
きの装置を示す。図中８Ａはアツプダウンカウン
タであり加減切り換えスイツチ１１の切り換え操
作により加・減算が決定する。他は第１図の第一
実施例と同様である。

本考案においてプリセツタブルカウンタ６を減
算カウンタとしても判定回路における判定基準数
値の設定により同様に本考案は達成できる。さら
に全ての実施例でクリア信号としたものもプリセ
ツタブルカウンタ６に２つの値をロードでき得る
ものを使用すれば、クリアでなくロードとして初
めにロードした値以外の数値あるいは０をロード
しても何ら支障はない。

以上述べてきたように本考案は、表示数値を修
正可能としたデジタル表示装置において、修正時
に操作される修正スイツチと、該修正スイツチの
１回の操作により単一の修正信号を出力する回路
と、上記修正スイツチの開閉操作により第１の所
定値にプリセツトされるプリセツタブルカウンタ
と、上記修正スイツチの操作時に上記プリセツタ
ブルカウンタの入力に時間信号を供給する発振器
と、該発振器からの時間信号をカウントする上記
プリセツタブルカウンタが第２の所定値となつた
ときに早送り信号を出力するとともに上記プリセ
ツタブルカウンタを第３の所定値にプリセツトす
る判定回路とを有することにより単一修正信号と
迅速な早送り修正信号の出力を１個の修正スイツ
チにて制御し得るデジタル表示装置を達成できる
ものである。

【図面の簡単な説明】

第１図は本考案の第一実施例を示し、第２図は
第１図の第一実施例の動作を説明する時間的状態
図、第３図・第４図・第５図はそれぞれ本考案の
第二・第三・第四実施例を示すブロツク図であ
り、第６図は第４図の第三実施例の動作を説明す
る時間的状態図、第７図は本考案の第五実施例を
示すブロツク図である。１……修正スイツチ、２，２Ａ……ワンシヨツ
トマルチ、３……ORゲート、４……ANDゲー
ト、５……発振器、６……プリセツタブルカウン
タ、７……判定回路、８……カウンタ、８Ａ……
アツプダウンカウンタ、９……表示器。

Claims

【実用新案登録請求の範囲】

表示数値を修正可能としたデジタル表示装置に
おいて、修正時に操作される修正スイツチと、該
修正スイツチの１回の操作により単一の修正信号
を出力する回路と、上記修正スイツチの開閉操作
により第１の所定値にプリセツトされるプリセツ
タブルカウンタと、上記修正スイツチの操作時に
上記プリセツタブルカウンタの入力に時間信号を
供給する発振器と、該発振器からの時間信号をカ
ウントする上記プリセツタブルカウンタが第２の
所定値となつたときに早送り信号を出力するとと
もに上記プリセツタブルカウンタを、上記第１の
所定値よりも、第２の所定値に近い第３の所定値
にプリセツトする、内部に比較器を有する判定回
路とを有することを特徴とするデジタル表示装
置。