JPS5963730A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5963730A JPS5963730A JP17398782A JP17398782A JPS5963730A JP S5963730 A JPS5963730 A JP S5963730A JP 17398782 A JP17398782 A JP 17398782A JP 17398782 A JP17398782 A JP 17398782A JP S5963730 A JPS5963730 A JP S5963730A
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- JP
- Japan
- Prior art keywords
- film
- oxide film
- semiconductor device
- substrate
- ion implantation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体装置の製造方法Ｋかかり、特に半導体
基板上に設けられた絶縁膜に対する選択エツチング方法
を改良した半導体装置の製造方法に関する。
基板上に設けられた絶縁膜に対する選択エツチング方法
を改良した半導体装置の製造方法に関する。
半導体装置の製造において、その素子に不純物拡散領域
やｉａ極を形成するために基板表面の絶縁膜に選択エツ
チングを施し開孔する工程がある。
やｉａ極を形成するために基板表面の絶縁膜に選択エツ
チングを施し開孔する工程がある。
上記工程に対する従来の方法を力１図ないし第５図を参
照して説明する。
照して説明する。
用意されたシリコン基板（１ンの１方の主面に熱酸化法
によって酸化シリコン基板膜八 ＣＶ Ｄ （Ｃｂｅｍ
ｉｃａｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）法によ
ってドープドオキサイド膜（３）とアンド−ブトオキサ
イド膜（４）を順次積層させて形成する（第１図）。次
に上記表面にレジス） ＩＩり（５）を被着し、上記積
層膜（（２）〜（４））に対人る開孔形成予定域に窓（
６）を設ける（第２図）。次に前記レジスト膜をマスク
にして積層膜にエツチングを施し開孔（７）を形成する
（第３図）。前記開孔（′Ｉ）の形状は図に例示される
ように、エツチング液に対するエツチングレートの差、
積層順によるエツチング時間の差等により複雑な側面形
状になる。
によって酸化シリコン基板膜八 ＣＶ Ｄ （Ｃｂｅｍ
ｉｃａｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）法によ
ってドープドオキサイド膜（３）とアンド−ブトオキサ
イド膜（４）を順次積層させて形成する（第１図）。次
に上記表面にレジス） ＩＩり（５）を被着し、上記積
層膜（（２）〜（４））に対人る開孔形成予定域に窓（
６）を設ける（第２図）。次に前記レジスト膜をマスク
にして積層膜にエツチングを施し開孔（７）を形成する
（第３図）。前記開孔（′Ｉ）の形状は図に例示される
ように、エツチング液に対するエツチングレートの差、
積層順によるエツチング時間の差等により複雑な側面形
状になる。
就中、レジスト膜は開孔の上面に突出し、いわゆるオー
バハングになる。
バハングになる。
上記背景技術によれば、開孔が不純物の選択拡散用のた
めに絶縁膜に設けられたものである場合、第４図に示す
ように被着されたドープドオキサイド膜（８）は開孔の
４１１１１面が平坦で々い上に上面に近い膜（アンド−
ブトオキサイド膜や、ドープドオキサイド膜の上記膜に
近い部分）がオーバハング状であるた５め、該側面のド
ープドオキサイド膜（８）は異常に薄く、かつ被着性が
わるいものである。このため、次に施される拡散前処理
（工程間インターバルにおけるコンタミネーション等除
去のだめの液処理）で消失する。この状態は第５図に示
すようにシリコン基板の表面で、５ｉ０２ＪＪＩＩ（２
）の開孔の側壁と、開孔内に露出したシリコン基板面に
被着されたドープドオキサイド膜（８′）との間に間隙
（９）を生ずる。この間隙によシ、その後に施される拡
散において第６図に示されるように拡散層部の面積が所
望の大きさを示す破線に比して小になり、寸法精度が悪
くなる欠点がある。また、間隙の部分から不所望の不純
物が拡散されて欠陥を作シ、電気的特性不良を誘発する
欠点がある。
めに絶縁膜に設けられたものである場合、第４図に示す
ように被着されたドープドオキサイド膜（８）は開孔の
４１１１１面が平坦で々い上に上面に近い膜（アンド−
ブトオキサイド膜や、ドープドオキサイド膜の上記膜に
近い部分）がオーバハング状であるた５め、該側面のド
ープドオキサイド膜（８）は異常に薄く、かつ被着性が
わるいものである。このため、次に施される拡散前処理
（工程間インターバルにおけるコンタミネーション等除
去のだめの液処理）で消失する。この状態は第５図に示
すようにシリコン基板の表面で、５ｉ０２ＪＪＩＩ（２
）の開孔の側壁と、開孔内に露出したシリコン基板面に
被着されたドープドオキサイド膜（８′）との間に間隙
（９）を生ずる。この間隙によシ、その後に施される拡
散において第６図に示されるように拡散層部の面積が所
望の大きさを示す破線に比して小になり、寸法精度が悪
くなる欠点がある。また、間隙の部分から不所望の不純
物が拡散されて欠陥を作シ、電気的特性不良を誘発する
欠点がある。
次に開孔が電極形成用のため絶縁膜に設けられたもので
ある場合、第７図に示すように基板の活性領域表面に被
着された例えばアルミニウム層ａυ（電極層）が絶縁膜
上に延在されるべきのところを、開孔の側面部で不連続
になるいわゆる「段切れ」を生ずる重大な欠点がある。
ある場合、第７図に示すように基板の活性領域表面に被
着された例えばアルミニウム層ａυ（電極層）が絶縁膜
上に延在されるべきのところを、開孔の側面部で不連続
になるいわゆる「段切れ」を生ずる重大な欠点がある。
この発明は上記従来の欠点に鑑みてこれを改良するため
の半導体装置の製造方法を提供する。）〔発明の概要〕 この発明にかかる半導体装置の製造方法は半導体基板の
主面に膜質の異なる絶縁膜を積層して被着し、その表面
にプラズマ処理、逆スパツタリング、イオン注入のいず
れかを施したのち、選択エツチングを施して前記積層絶
縁膜のエツチング面を主面に対しテーパ面に形成するエ
ツチング工程を具備したことを特徴とし、さらに上記積
層膜が半導体基板の主面から順次、シリコン酸化膜、ド
ープドオキサイド膜、アンド−ブトオキサイド膜である
ことを特徴とする。
の半導体装置の製造方法を提供する。）〔発明の概要〕 この発明にかかる半導体装置の製造方法は半導体基板の
主面に膜質の異なる絶縁膜を積層して被着し、その表面
にプラズマ処理、逆スパツタリング、イオン注入のいず
れかを施したのち、選択エツチングを施して前記積層絶
縁膜のエツチング面を主面に対しテーパ面に形成するエ
ツチング工程を具備したことを特徴とし、さらに上記積
層膜が半導体基板の主面から順次、シリコン酸化膜、ド
ープドオキサイド膜、アンド−ブトオキサイド膜である
ことを特徴とする。
次にこの発明を１実施例につき第８図以降によ第８図な
いし第１２図は１例のＮＰＮパワートランジスタに実施
した場合の各工程毎の半導体素子の断面図で、Ｎ導電型
のシリコン基板（１）をスチーム誓囲気中で１０００℃
に２時間加熱し膜厚７０００Ｘ程度の酸化シリコン膜（
２）を形成し、ついで前記に積層させてリンドープドオ
キサイド膜（３）を膜厚３０００λ程度に低温酸化ＣＶ
Ｄ法により形成し、さらに積層させてアンド−ブトオキ
サイド膜（４）を膜厚６０００Ｘ程度に同様の方法で形
成する（第８タリング、イオン注入法のいずれかの方法
によシ処理し積層絶縁膜にダメージを与える。−例のプ
ラズマ処理では一例のパワーが４００Ｗ、 ガスとし
ては０２／ＣＦ４ ＝ ３０ ｃｃ ／ ３００ ｃｃ
（ＣＦ、４は７ｖオンガス）の条件で、発生させたプ
□ラズマ雰囲気中に約３０秒間曝して達成された。次の
各々はダメージが付与された積層膜で、（セ）は酸化シ
リコン膜、（３）はリンドープドオキサイド膜、（イ）
はアンド−シトオキサイド膜である（第９図）。次にネ
ガレジスト膜を２〜３μ厚に被着し、開孔形成予定域に
窓ｔｔｉ＋ヲ設け、マスクとなるレジスト膜（５）に形
成する（Ｉｔｏ図）。ついで、レジスト膜（５′）を＝
スフにして積層Ｍ（（２）、（３′）、（る）に例えば
ＮＨ４Ｆでエツチングを施し開孔（：Ｉ）を形成する（
第１１図）。
いし第１２図は１例のＮＰＮパワートランジスタに実施
した場合の各工程毎の半導体素子の断面図で、Ｎ導電型
のシリコン基板（１）をスチーム誓囲気中で１０００℃
に２時間加熱し膜厚７０００Ｘ程度の酸化シリコン膜（
２）を形成し、ついで前記に積層させてリンドープドオ
キサイド膜（３）を膜厚３０００λ程度に低温酸化ＣＶ
Ｄ法により形成し、さらに積層させてアンド−ブトオキ
サイド膜（４）を膜厚６０００Ｘ程度に同様の方法で形
成する（第８タリング、イオン注入法のいずれかの方法
によシ処理し積層絶縁膜にダメージを与える。−例のプ
ラズマ処理では一例のパワーが４００Ｗ、 ガスとし
ては０２／ＣＦ４ ＝ ３０ ｃｃ ／ ３００ ｃｃ
（ＣＦ、４は７ｖオンガス）の条件で、発生させたプ
□ラズマ雰囲気中に約３０秒間曝して達成された。次の
各々はダメージが付与された積層膜で、（セ）は酸化シ
リコン膜、（３）はリンドープドオキサイド膜、（イ）
はアンド−シトオキサイド膜である（第９図）。次にネ
ガレジスト膜を２〜３μ厚に被着し、開孔形成予定域に
窓ｔｔｉ＋ヲ設け、マスクとなるレジスト膜（５）に形
成する（Ｉｔｏ図）。ついで、レジスト膜（５′）を＝
スフにして積層Ｍ（（２）、（３′）、（る）に例えば
ＮＨ４Ｆでエツチングを施し開孔（：Ｉ）を形成する（
第１１図）。
このとき、開孔（７）の周側面は滑シ台のように周側面
の垂直断面が水平に対し１０〜１５度の傾度をもった直
線に形成されている。そこで、次にレジスト膜（ｇ）を
除去し、不純物拡散用のドープドオキサイド膜（８）を
被着すると平坦部、段差部を問わず均一な厚さの膜を被
着することができた（第１２図）。
の垂直断面が水平に対し１０〜１５度の傾度をもった直
線に形成されている。そこで、次にレジスト膜（ｇ）を
除去し、不純物拡散用のドープドオキサイド膜（８）を
被着すると平坦部、段差部を問わず均一な厚さの膜を被
着することができた（第１２図）。
また、上記開孔（子）に電極のアルミニウム膜（１６を
被着しても上記ドープドオキサイド膜の被着と同様に、
平坦部、段差部を問わず均一な厚さの膜形成が達成され
た（第１３図）゛。
被着しても上記ドープドオキサイド膜の被着と同様に、
平坦部、段差部を問わず均一な厚さの膜形成が達成され
た（第１３図）゛。
なお、この発明はＮＰＮ）ランジスタに限られるもので
なく、ＰＮＰトランジスタでも、ＩＣ２ＬＳＩに対して
も有効である。さらには、酸化膜の単層でも効果がある
。
なく、ＰＮＰトランジスタでも、ＩＣ２ＬＳＩに対して
も有効である。さらには、酸化膜の単層でも効果がある
。
この発明によれば多層の酸化膜に開孔を設けるにあたシ
、積層形成された酸化膜に対し、プラズマ、逆スパツタ
リング、イオン注入等の処理を施すことによって、特に
浅い部分にダメージ、欠陥を発生させ、レジスト膜の密
着性を低下させ窓よシも適当に広域にエツチング液を接
触させ、かつ、エツチングレートを向上させることから
開孔の側面が滑り台状のテーパー面に形成式れる。
、積層形成された酸化膜に対し、プラズマ、逆スパツタ
リング、イオン注入等の処理を施すことによって、特に
浅い部分にダメージ、欠陥を発生させ、レジスト膜の密
着性を低下させ窓よシも適当に広域にエツチング液を接
触させ、かつ、エツチングレートを向上させることから
開孔の側面が滑り台状のテーパー面に形成式れる。
叙上によシ、拡散層被着において層厚が一定にできるた
め従来の諸欠陥が改善され、成極膜被着において膜厚が
均一かつ段切れ防止が達成されるなどの利点がある。そ
して、半導体装置の製造歩留、品質、信頼性が向上する
顕著な利点がめる。
め従来の諸欠陥が改善され、成極膜被着において膜厚が
均一かつ段切れ防止が達成されるなどの利点がある。そ
して、半導体装置の製造歩留、品質、信頼性が向上する
顕著な利点がめる。
第１図ないし第７図は従来の半導体素子の製造方法を示
すいずれも断面図、第８図ないし第１３図は本発明の実
施例の半導体素子の製造方法を示すいずれも断面図であ
る。 １ シリコン基板 ２．２ 酸化シリコン膜 ３′、３″、８′ ドープドオキサイド族４．４
アンド−ブトオキサイド膜７ 開
孔 １１′ アルミニウム膜 代理人 弁理士 井 上 −男 第 １ 図 第８図 第９図
すいずれも断面図、第８図ないし第１３図は本発明の実
施例の半導体素子の製造方法を示すいずれも断面図であ
る。 １ シリコン基板 ２．２ 酸化シリコン膜 ３′、３″、８′ ドープドオキサイド族４．４
アンド−ブトオキサイド膜７ 開
孔 １１′ アルミニウム膜 代理人 弁理士 井 上 −男 第 １ 図 第８図 第９図
Claims (2)
- （１）半導体基板の主面に積層して膜質の異なる絶縁膜
を被着シフ、その表面にプラズマ処理、逆スパツタリン
グ、イオン注入のいずれかを施したのち、選択エツチン
グを施して前記積層絶縁膜のエツチング面を主面に対し
テーパー面に形成するエツチング工程を具備したことを
特徴とする半導体装置の製造方法。 - （２）積層絶縁膜が半導体基板側から酸化シリコン膜、
ドープドオキサイド膜、アンド−シトオキサイド膜でな
ることを特徴とする特許請求の範囲第１項記載の半導体
装置の製造方法１．
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17398782A JPS5963730A (ja) | 1982-10-05 | 1982-10-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17398782A JPS5963730A (ja) | 1982-10-05 | 1982-10-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5963730A true JPS5963730A (ja) | 1984-04-11 |
Family
ID=15970675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17398782A Pending JPS5963730A (ja) | 1982-10-05 | 1982-10-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5963730A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5569264A (en) * | 1978-11-15 | 1980-05-24 | Toshiba Corp | Etching method |
-
1982
- 1982-10-05 JP JP17398782A patent/JPS5963730A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5569264A (en) * | 1978-11-15 | 1980-05-24 | Toshiba Corp | Etching method |
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