JPS5962928A - 定電流回路 - Google Patents
定電流回路Info
- Publication number
- JPS5962928A JPS5962928A JP14494883A JP14494883A JPS5962928A JP S5962928 A JPS5962928 A JP S5962928A JP 14494883 A JP14494883 A JP 14494883A JP 14494883 A JP14494883 A JP 14494883A JP S5962928 A JPS5962928 A JP S5962928A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- current
- constant current
- output
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/22—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は定電流回路に関する。
第１図は従来より公知の定電流回路を示し、トランジス
タＱ３と、その一端がトランジスタＱ３のエミッタに接
続された抵抗Ｒ４と、抵抗Ｒ４の他端とトランジスタＱ
３のペースとの間に接続された定電圧素子としてのダイ
オードＤ、、Ｄ２とから構成され、トランジスタＱ３の
ペースとコレクタとはそれぞれかかる定電流回路の入力
端子ＩＮと出力端子ＱＵＴとなる。第１動作電位点十Ｅ
１を入力端子ＩＮとの間に入力電流設定手段としての抵
抗Ｒ，を接続することにより、入力端子ＩＮと定電圧素
子り、、Ｄ、に流れる入力電流■１の値が設定される。
タＱ３と、その一端がトランジスタＱ３のエミッタに接
続された抵抗Ｒ４と、抵抗Ｒ４の他端とトランジスタＱ
３のペースとの間に接続された定電圧素子としてのダイ
オードＤ、、Ｄ２とから構成され、トランジスタＱ３の
ペースとコレクタとはそれぞれかかる定電流回路の入力
端子ＩＮと出力端子ＱＵＴとなる。第１動作電位点十Ｅ
１を入力端子ＩＮとの間に入力電流設定手段としての抵
抗Ｒ，を接続することにより、入力端子ＩＮと定電圧素
子り、、Ｄ、に流れる入力電流■１の値が設定される。
従って、定電圧素子り、、Ｄ、の電圧とトランジスタＱ
、のベース・エミッタ電圧との差電圧が抵抗Ｒ４に印加
されることにより、抵抗Ｒ４に流れる電流が設定され出
力端子ＯＵＴに流れる出力電流■２が設定されるように
なる。
、のベース・エミッタ電圧との差電圧が抵抗Ｒ４に印加
されることにより、抵抗Ｒ４に流れる電流が設定され出
力端子ＯＵＴに流れる出力電流■２が設定されるように
なる。
さらへ第２図は従来より公知の他の定電流回路を示し、
ベースとコレクタとが抵抗Ｒ５を介して接続された第１
のトランジスタＱ、と、ベース・エミッタ間がこの第１
のトランジスタＱ１ のコレクタ・エミッタ間電圧によ
って駆動された第２のトランジスタＱ２とから構成され
、第１のトランジスタＱ１のエミッタと第２のトランジ
スタＱ２のエミッタとが接続され、必要に応じてトラン
ジスタＱ、、Ｑ２のエミッタには抵抗Ｒ，，Ｒ２が接続
され、第１のトランジスタＱ１ のベースと第２のトラ
ンジスタＱ、のコレクタとがそれぞれかかる定電流回路
の入力端子ＩＮと出力端子ＯＵＴとなる。第１動作電位
点十Ｅ１と入力端子ＩＮとの間に入力電流設定手段とし
ての抵抗Ｒ６が接続されている。
ベースとコレクタとが抵抗Ｒ５を介して接続された第１
のトランジスタＱ、と、ベース・エミッタ間がこの第１
のトランジスタＱ１ のコレクタ・エミッタ間電圧によ
って駆動された第２のトランジスタＱ２とから構成され
、第１のトランジスタＱ１のエミッタと第２のトランジ
スタＱ２のエミッタとが接続され、必要に応じてトラン
ジスタＱ、、Ｑ２のエミッタには抵抗Ｒ，，Ｒ２が接続
され、第１のトランジスタＱ１ のベースと第２のトラ
ンジスタＱ、のコレクタとがそれぞれかかる定電流回路
の入力端子ＩＮと出力端子ＯＵＴとなる。第１動作電位
点十Ｅ１と入力端子ＩＮとの間に入力電流設定手段とし
ての抵抗Ｒ６が接続されている。
一方、本発明者が第１図の定電流回路を検討したところ
、下記の如き特性を有することが明らかとなった。
、下記の如き特性を有することが明らかとなった。
すなわち、第１図の定電流回路においては、第１動作電
位点Ｅ１ と第２動作電位点Ｅ２との間の電位差Ｅ、
−Ｅ２が定電圧素子り、、Ｄ２の定電圧を越えると、こ
の定電圧素子り、、Ｄ２はこの定電圧によりほとんどク
ランプされるため第３図９特性曲線召、の領域Ａに示す
ように電位差Ｅ、−Ｅ、が大幅に変化しても出力電流Ｉ
２はほとんど変化しない。
位点Ｅ１ と第２動作電位点Ｅ２との間の電位差Ｅ、
−Ｅ２が定電圧素子り、、Ｄ２の定電圧を越えると、こ
の定電圧素子り、、Ｄ２はこの定電圧によりほとんどク
ランプされるため第３図９特性曲線召、の領域Ａに示す
ように電位差Ｅ、−Ｅ、が大幅に変化しても出力電流Ｉ
２はほとんど変化しない。
しかしながら、第１図の定電流回路は、定電圧素子り、
、Ｄ２は無視できない直列抵抗成分を有するため、電位
差Ｅ、−Ｅ、の上昇により定電圧素子り、、Ｄ２の電圧
は若干づつ上昇するため、第３図の特性曲線召、の領域
へにおける出力電流Ｉ２の上昇を無視できる値にするこ
とはできない。
、Ｄ２は無視できない直列抵抗成分を有するため、電位
差Ｅ、−Ｅ、の上昇により定電圧素子り、、Ｄ２の電圧
は若干づつ上昇するため、第３図の特性曲線召、の領域
へにおける出力電流Ｉ２の上昇を無視できる値にするこ
とはできない。
同様に第２図の定電流回路についても本発明者が検討し
たところ、下記の如き特性を有することが明らかとなっ
た。
たところ、下記の如き特性を有することが明らかとなっ
た。
かかる第２図の定電流回路は特公昭４６−１６４６３号
に詳細に説明されているように第１動作電位点Ｅ１
と第２動作電位点Ｅ２との間の電位差Ｅ、−Ｅ２が比較
的小さく抵抗Ｒ８における電圧降下が無視できる範囲で
は、電位差ＥＩＥ２（又は入力電流■１）と出力電流Ｉ
２とはトランジスタＱ１＋Ｑ２のエミッタ面積、抵抗Ｒ
，，）１２の抵抗に依存してほぼ比例関係にあり、第４
図の特性曲線右の領域Ｂ、に示すように、電位差ＥＩＦ
’２（又は入力電流Ｉｔ ）の上昇により出力電流Ｉ
２も上昇する。
に詳細に説明されているように第１動作電位点Ｅ１
と第２動作電位点Ｅ２との間の電位差Ｅ、−Ｅ２が比較
的小さく抵抗Ｒ８における電圧降下が無視できる範囲で
は、電位差ＥＩＥ２（又は入力電流■１）と出力電流Ｉ
２とはトランジスタＱ１＋Ｑ２のエミッタ面積、抵抗Ｒ
，，）１２の抵抗に依存してほぼ比例関係にあり、第４
図の特性曲線右の領域Ｂ、に示すように、電位差ＥＩＦ
’２（又は入力電流Ｉｔ ）の上昇により出力電流Ｉ
２も上昇する。
さらに電位差Ｅ１−Ｅ２ （又は入力電流Ｌ ）が上
昇すると抵抗Ｒ３における電圧降下がトランジスタＱ１
のベース・エミッタ間電圧の上昇を相殺するため、電
位差Ｅ、−Ｅ２の上昇にもかかわらずトランジスタＱ２
のベース・エミッタ間には一定の電圧が供給されるよう
になり、第４図の特性曲線看、の領域Ｂ２に示すように
、電位差Ｅ、−Ｅ２ （又は入力電流）の変化にかか
わらず、出力電流■２は一定となる。
昇すると抵抗Ｒ３における電圧降下がトランジスタＱ１
のベース・エミッタ間電圧の上昇を相殺するため、電
位差Ｅ、−Ｅ２の上昇にもかかわらずトランジスタＱ２
のベース・エミッタ間には一定の電圧が供給されるよう
になり、第４図の特性曲線看、の領域Ｂ２に示すように
、電位差Ｅ、−Ｅ２ （又は入力電流）の変化にかか
わらず、出力電流■２は一定となる。
さらに大幅に電位差”Ｉ”’２（又は入力電流１１ ）
が上昇すると抵抗ＩＣ，における電圧降下の増分がトラ
ンジスタＱ、のベース・エミッタ間電圧の上昇をうわま
わり、電位差Ｅ、 −Ｅ、の上昇によってトランジスタ
Ｑ２のベース・エミッタ間電圧は逆に減少するようにな
り、第４図の特性曲線看、の領域Ｂ３に示すように、電
位差Ｅ、Ｅ ２が増大すると逆に出力電流Ｉ２は逆に減
少するようになる。
が上昇すると抵抗ＩＣ，における電圧降下の増分がトラ
ンジスタＱ、のベース・エミッタ間電圧の上昇をうわま
わり、電位差Ｅ、 −Ｅ、の上昇によってトランジスタ
Ｑ２のベース・エミッタ間電圧は逆に減少するようにな
り、第４図の特性曲線看、の領域Ｂ３に示すように、電
位差Ｅ、Ｅ ２が増大すると逆に出力電流Ｉ２は逆に減
少するようになる。
このように、第２図の定電流回路においては、第４図の
平坦領域Ｂ２において電位差Ｅ、 −Ｅ２（又は入力電
流’＋ ）の変化にかかわらず一定の出力電流Ｉ、を
得ることができるが、この平坦領域Ｂ、の範囲が比較的
狭いとともに、この範囲外の領域Ｂ、、Ｂ２においては
出力電流Ｉ２が大幅に変化してしまう。
平坦領域Ｂ２において電位差Ｅ、 −Ｅ２（又は入力電
流’＋ ）の変化にかかわらず一定の出力電流Ｉ、を
得ることができるが、この平坦領域Ｂ、の範囲が比較的
狭いとともに、この範囲外の領域Ｂ、、Ｂ２においては
出力電流Ｉ２が大幅に変化してしまう。
本発明はかかる従来の定電流回路の問題点の検討を基礎
としてなされたものであり、その目的とするところは動
作条件の広範囲の変動に対し高安定な定電流出力を得る
ことが可能な定電流回路を提供することにある。
としてなされたものであり、その目的とするところは動
作条件の広範囲の変動に対し高安定な定電流出力を得る
ことが可能な定電流回路を提供することにある。
上記目的を達成するための本発明の基本的な構成は、少
なくとも、ベース（或いはゲート）とコレクタ（或いは
ドレイン）とが抵抗を介して接続された第１のトランジ
スタ、ベース（或いはゲート）・エミッタ（或いはソー
ス）間が上記第１のトランジスタのコレクタ（或いはド
レイン）・エミッタ（或いはソース）間型圧にて駆動さ
れる第２のトランジスタとからなり、上記第１のトラン
ジスタのエミッタ（或いはソース）と上記第２のトラン
ジスタのエミッタ（或いはソース）とを接続し、上記第
１のトランジスタのベース（或いはゲート）を入力端子
とし、上記第２のトランジスタのコレクタ（或いはドレ
イン）を出力端子とした第１の定電流源； 第３のトランジスタ、その一端が上記第３０トランジス
タのエミッタ（或いはソース）に接続された抵抗、上記
抵抗の他端と上記第３のトランジスタのベース（或いは
ゲート）との間に接続された定電圧素子とからなり、上
記第３のトランジスタのベース（或いはゲート）を入力
端子とし、上記第３のトランジスタのコレクタ（或いは
ドレイン）を出力端子とした第２の定電流源；を具備し
てなり、 上記第２の定電流源の上記入力端子及び上記定電圧素子
に入力電流を流すことにより上記第２の定電流源の上記
出力端子の出力電流を設定し、上記第２の定電流源の上
記出力電流により上記第１の定電流源の上記入力端子に
流れる入力電流を設定したことを特徴とする。
なくとも、ベース（或いはゲート）とコレクタ（或いは
ドレイン）とが抵抗を介して接続された第１のトランジ
スタ、ベース（或いはゲート）・エミッタ（或いはソー
ス）間が上記第１のトランジスタのコレクタ（或いはド
レイン）・エミッタ（或いはソース）間型圧にて駆動さ
れる第２のトランジスタとからなり、上記第１のトラン
ジスタのエミッタ（或いはソース）と上記第２のトラン
ジスタのエミッタ（或いはソース）とを接続し、上記第
１のトランジスタのベース（或いはゲート）を入力端子
とし、上記第２のトランジスタのコレクタ（或いはドレ
イン）を出力端子とした第１の定電流源； 第３のトランジスタ、その一端が上記第３０トランジス
タのエミッタ（或いはソース）に接続された抵抗、上記
抵抗の他端と上記第３のトランジスタのベース（或いは
ゲート）との間に接続された定電圧素子とからなり、上
記第３のトランジスタのベース（或いはゲート）を入力
端子とし、上記第３のトランジスタのコレクタ（或いは
ドレイン）を出力端子とした第２の定電流源；を具備し
てなり、 上記第２の定電流源の上記入力端子及び上記定電圧素子
に入力電流を流すことにより上記第２の定電流源の上記
出力端子の出力電流を設定し、上記第２の定電流源の上
記出力電流により上記第１の定電流源の上記入力端子に
流れる入力電流を設定したことを特徴とする。
第５図は本発明の一実施例を示す定電流回路の回路図で
あり、第１の定電流源Ｃ８１と第２の定電流源Ｃ８２と
を具備する。
あり、第１の定電流源Ｃ８１と第２の定電流源Ｃ８２と
を具備する。
第１の定電流源Ｃ８，は第１のトランジスタＱ。
第２のトランジスタＱ２と、第１のトランジスタＱ、の
ベースとコレクタとの間に接続された抵抗Ｒ８を有し、
必要に応じてトランジスタＱ、 、Ｑ２のエミッタに
は抵抗Ｒ，，ＦＬ２が接続され、第１のトランジスタＱ
、のベースと第２のトランジスタＱ２のコレクタとがそ
れぞれかかる定電流源Ｃ８１の入力端子ＩＮ、 と出
力端子ＱＵＴ、 となる。特に限定されないが第１の
トランジスタＱ１゜第２のトランジスタＱ２のエミッタ
は第２動作電位点−Ｅ２に接続されている。
ベースとコレクタとの間に接続された抵抗Ｒ８を有し、
必要に応じてトランジスタＱ、 、Ｑ２のエミッタに
は抵抗Ｒ，，ＦＬ２が接続され、第１のトランジスタＱ
、のベースと第２のトランジスタＱ２のコレクタとがそ
れぞれかかる定電流源Ｃ８１の入力端子ＩＮ、 と出
力端子ＱＵＴ、 となる。特に限定されないが第１の
トランジスタＱ１゜第２のトランジスタＱ２のエミッタ
は第２動作電位点−Ｅ２に接続されている。
第２の定電流源Ｃ８，は第３のトランジスタＱ３と、そ
の一端がこの第３のトランジスタＱ３のエミッタに接続
された抵抗Ｒ４と、この抵抗Ｒ４の他端と第３のトラン
ジスタＱ３のベースとの間に接続された定電圧素子り、
、Ｄ２ とからなり、第３のトランジスタＱ３のベース
が入力端子ＩＮ２となり、第３のトランジスタＱ３のコ
レクタが出力端子ＯＵＴ、となる。特に限定されないが
、抵抗Ｒ４の他端と定電圧素子り、、Ｄ、との共通接続
点は第１動作電位点Ｅ１に接続されており、入力端子Ｉ
Ｎ２と接地電位点との間に入力電流設定手段としての抵
抗Ｒ５を接続することにより、入力端子ＩＮ、と定電圧
素子り、、Ｄ、に流れる入力電流Ｉ３の値が設定され、
さらに出力端＋ＱＵ’ｒ。
の一端がこの第３のトランジスタＱ３のエミッタに接続
された抵抗Ｒ４と、この抵抗Ｒ４の他端と第３のトラン
ジスタＱ３のベースとの間に接続された定電圧素子り、
、Ｄ２ とからなり、第３のトランジスタＱ３のベース
が入力端子ＩＮ２となり、第３のトランジスタＱ３のコ
レクタが出力端子ＯＵＴ、となる。特に限定されないが
、抵抗Ｒ４の他端と定電圧素子り、、Ｄ、との共通接続
点は第１動作電位点Ｅ１に接続されており、入力端子Ｉ
Ｎ２と接地電位点との間に入力電流設定手段としての抵
抗Ｒ５を接続することにより、入力端子ＩＮ、と定電圧
素子り、、Ｄ、に流れる入力電流Ｉ３の値が設定され、
さらに出力端＋ＱＵ’ｒ。
に流れる出力電流Ｉ４が設定される。
また、第２の定電流源Ｃ８，の出力端子Ｑ Ｕ Ｔ２が
第１の定電流源Ｃ８，の入力端子ＩＮ、に接続されるこ
とにより、第２の定電流源Ｃ８，の出力電流Ｉ４により
第１の定電流源Ｃ８，の入力電流Ｉ、が設定される。
第１の定電流源Ｃ８，の入力端子ＩＮ、に接続されるこ
とにより、第２の定電流源Ｃ８，の出力電流Ｉ４により
第１の定電流源Ｃ８，の入力電流Ｉ、が設定される。
第６図は、第５図の実施例の定電流回路の特性を示し、
第２の定電流源Ｃ８２の第１動作電位点Ｅ１の電位変化
に対する第１の定電流源Ｃ８１の出力電流■２の変化特
性を示すものであり、約１．４ボルト以上の電位Ｅ１の
広範囲の変化にもかかわらず一定の出力電流Ｉ２を得ら
れることがわかる。
第２の定電流源Ｃ８２の第１動作電位点Ｅ１の電位変化
に対する第１の定電流源Ｃ８１の出力電流■２の変化特
性を示すものであり、約１．４ボルト以上の電位Ｅ１の
広範囲の変化にもかかわらず一定の出力電流Ｉ２を得ら
れることがわかる。
これは、第２の定電流源Ｃ８２は第３図に示すように第
１動作電位点ＥＩ の電位又は入力電流Ｉ３の広範囲の
変動に対して若干の変動を示す出力電流Ｉ４を発生する
が、第１の定電流源Ｃ８１は第４図に示すようにその平
坦領域においては若干の変動を示す入力電流■、に対し
て高安定度の一定出力電流Ｉ２を得ることができるため
、第５図の実施例により第６図の如き良好な特性を最終
的に得ることができるものである。
１動作電位点ＥＩ の電位又は入力電流Ｉ３の広範囲の
変動に対して若干の変動を示す出力電流Ｉ４を発生する
が、第１の定電流源Ｃ８１は第４図に示すようにその平
坦領域においては若干の変動を示す入力電流■、に対し
て高安定度の一定出力電流Ｉ２を得ることができるため
、第５図の実施例により第６図の如き良好な特性を最終
的に得ることができるものである。
本発明は上記実施例に限定されず種々の変形を用いるこ
とができる。
とができる。
例えば、上記実施例では第１と第２のトランジスタどし
てｎｐｎ）ランジスタ、第３のトランジスタとしてｐｎ
ｐトランジスタを用いて回路を構成したが、第１と第２
のトランジスタをｐｎｐ、第３のトランジスタなｎｐｎ
として電源の極性を逆にして用いてもよいし、又は全て
のトランジスタに電界効果トランジスタ（ＦＥＴ）を用
いてもよいし、また、各種のトランジスタをダーリント
ン接続して用いてもよいし、その他種々の他の形式の増
幅素子を用いて構成できる。
てｎｐｎ）ランジスタ、第３のトランジスタとしてｐｎ
ｐトランジスタを用いて回路を構成したが、第１と第２
のトランジスタをｐｎｐ、第３のトランジスタなｎｐｎ
として電源の極性を逆にして用いてもよいし、又は全て
のトランジスタに電界効果トランジスタ（ＦＥＴ）を用
いてもよいし、また、各種のトランジスタをダーリント
ン接続して用いてもよいし、その他種々の他の形式の増
幅素子を用いて構成できる。
また、上記実施例では定電圧素子としてダイオード２個
と抵抗を直列接続したものを用いたが、ダイオードは単
数でも又は３個以上の複数でもよいし、このダイオード
をツェナーダイオードに替えてもよいしその他の手段を
用いてもよい。
と抵抗を直列接続したものを用いたが、ダイオードは単
数でも又は３個以上の複数でもよいし、このダイオード
をツェナーダイオードに替えてもよいしその他の手段を
用いてもよい。
さらに、上記実施例では第１と第２のトランジスタのエ
ミッタと接地端子間に抵抗Ｉｔ、、Ｉｔ２を挿入したが
、これらの抵抗は無くてもよい。
ミッタと接地端子間に抵抗Ｉｔ、、Ｉｔ２を挿入したが
、これらの抵抗は無くてもよい。
本発明は定電流回路として広く利用できる。
第１図は従来より公知の定電流回路を示し、第２図は従
来より公知の他の定電流回路を示し、第３図は第１図の
定電流回路の電位差Ｅ、 −Ｒ２と出力電流Ｉ２の関係
を示す特性曲線図、第４図は第２図の定電流回路の電位
差Ｅ、 −Ｒ２と出力電流Ｉ２の関係を示す特性曲線図
、第５図は本発明の一実施例による定電流回路を示す回
路、第６図は第５図の定電流回路の電位Ｅ、と出力電流
Ｉ。 の関係を示す特性曲線である。 Ｃ８，・・・第１の定電流源、Ｃ８２・・・第２の定電
流源、Ｑ、・・・第１のトランジスタ、Ｃ２・・・第２
のトランジスタ、Ｑ、・・・第３のトランジスタ、Ｒ３
゜Ｒ４０，、抵抗、ＩＮ、、ＩＮ、−・・入力端子、Ｑ
Ｕ Ｔ、 。 第 １１４１ タ′ ２ 図第
３ 図 ｆ ” Ｉｔ−Ｅｘ（Ｖ） 第 ５ 図 第 ６ 図 丁、
来より公知の他の定電流回路を示し、第３図は第１図の
定電流回路の電位差Ｅ、 −Ｒ２と出力電流Ｉ２の関係
を示す特性曲線図、第４図は第２図の定電流回路の電位
差Ｅ、 −Ｒ２と出力電流Ｉ２の関係を示す特性曲線図
、第５図は本発明の一実施例による定電流回路を示す回
路、第６図は第５図の定電流回路の電位Ｅ、と出力電流
Ｉ。 の関係を示す特性曲線である。 Ｃ８，・・・第１の定電流源、Ｃ８２・・・第２の定電
流源、Ｑ、・・・第１のトランジスタ、Ｃ２・・・第２
のトランジスタ、Ｑ、・・・第３のトランジスタ、Ｒ３
゜Ｒ４０，、抵抗、ＩＮ、、ＩＮ、−・・入力端子、Ｑ
Ｕ Ｔ、 。 第 １１４１ タ′ ２ 図第
３ 図 ｆ ” Ｉｔ−Ｅｘ（Ｖ） 第 ５ 図 第 ６ 図 丁、
Claims (1)
- 【特許請求の範囲】 １、少なくとも、ペース（或いはゲート）とコレクタ（
或いはドレイン）とが抵抗を介して接続された第１のト
ランジスタ、ペース（或いはゲート）・エミッタ（或い
はソース）間が上記第１のトランジスタのコレクタ（或
いはドレイン）・エミッタ（或いはソース）間電圧にて
駆動される第２のトランジスタとから成り、上記第１の
トランジスタのエミッタ（或いはソース）と上記第２の
トランジスタのエミッタ（或いはソース）とを接続し、
上記第１のトランジスタのペース（或いはゲート）を入
力端子とし、上記第２のトランジスタのコレクタ（或い
はドレイン）を出力端子とした第１の定電流源； 第３のトランジスタ、その一端が上記第３のトランジス
タのエミッタ（或いはソース）に接続された抵抗、上記
抵抗の他端と上記第３のトランジスタのペース（或いは
ゲート）との間に接続された定電圧素子とからなり、上
記第３のトランジスタのペース（或いはゲート）を入力
端子とし、上記第３のトランジスタのコレクタ（或いは
ドレイン）を出力端子とした第２の定電流源；を具備し
てなり、 上記第２の定電流源の上記入力端子及び上記定電圧素子
に入力電流を流すことにより上記第２の定電流源の上記
出力端子の出力電流を設定し、上記第２の定電流源の上
記出力電流により上記第１の定電流源の上記入力端子に
流れる入力電流を設定したことを特徴とする定電流回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14494883A JPS5962928A (ja) | 1983-08-10 | 1983-08-10 | 定電流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14494883A JPS5962928A (ja) | 1983-08-10 | 1983-08-10 | 定電流回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14501975A Division JPS6037485B2 (ja) | 1975-12-08 | 1975-12-08 | 定電流回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5962928A true JPS5962928A (ja) | 1984-04-10 |
Family
ID=15373906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14494883A Pending JPS5962928A (ja) | 1983-08-10 | 1983-08-10 | 定電流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5962928A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20190366522A1 (en) * | 2018-05-31 | 2019-12-05 | KYOOKA Co., Ltd. | Sleeve-component extracting jig |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50145019A (ja) * | 1974-05-10 | 1975-11-21 |
-
1983
- 1983-08-10 JP JP14494883A patent/JPS5962928A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50145019A (ja) * | 1974-05-10 | 1975-11-21 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20190366522A1 (en) * | 2018-05-31 | 2019-12-05 | KYOOKA Co., Ltd. | Sleeve-component extracting jig |
| US11701764B2 (en) | 2018-05-31 | 2023-07-18 | KYOOKA Co., Ltd. | Sleeve-component extracting jig |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4567444A (en) | Current mirror circuit with control means for establishing an input-output current ratio | |
| US4283674A (en) | Constant voltage output circuit | |
| EP0083208B1 (en) | A bias circuit for an emitter coupled logic circuit | |
| US3629717A (en) | Circuit arrangement for stabilizing against variations in temperature and supply voltage | |
| US3979688A (en) | Transistor amplifier of the Darlington type with internal bias providing low offset voltage and offset current drift | |
| JPH01277019A (ja) | シュミット―トリガ回路 | |
| JPS5962928A (ja) | 定電流回路 | |
| EP0456127A1 (en) | Amplifier | |
| JPS63214009A (ja) | 複合トランジスタ | |
| US4553107A (en) | Current mirror circuit having stabilized output current | |
| US4560919A (en) | Constant-voltage circuit insensitive to source change | |
| US4356414A (en) | Monolithically integrable logic circuit | |
| JPH0230902Y2 (ja) | ||
| US4485318A (en) | Interface circuit for an integrated injection logic circuit | |
| US5528193A (en) | Circuit for generating accurate voltage levels below substrate voltage | |
| JP3470835B2 (ja) | 演算増幅器 | |
| JPS6037485B2 (ja) | 定電流回路 | |
| JPH0212049B2 (ja) | ||
| JPH0358603A (ja) | 利得制御回路 | |
| JPH08102627A (ja) | 半導体集積回路 | |
| JPS6392108A (ja) | バツフア回路 | |
| JPH01115205A (ja) | 最大値出力回路 | |
| JPS6112108A (ja) | ホール素子信号入力回路 | |
| JPH06132741A (ja) | 差動アンプのオフセット補正回路 | |
| JPH03286608A (ja) | カレントミラー回路 |