JPS6037485B2 - 定電流回路 - Google Patents
定電流回路Info
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- JPS6037485B2 JPS6037485B2 JP14501975A JP14501975A JPS6037485B2 JP S6037485 B2 JPS6037485 B2 JP S6037485B2 JP 14501975 A JP14501975 A JP 14501975A JP 14501975 A JP14501975 A JP 14501975A JP S6037485 B2 JPS6037485 B2 JP S6037485B2
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/22—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only
- G05F3/222—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only with compensation for device parameters, e.g. Early effect, gain, manufacturing process, or external variations, e.g. temperature, loading, supply voltage
- G05F3/227—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only with compensation for device parameters, e.g. Early effect, gain, manufacturing process, or external variations, e.g. temperature, loading, supply voltage producing a current or voltage as a predetermined function of the supply voltage
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/347—DC amplifiers in which all stages are DC-coupled with semiconductor devices only in integrated circuits
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Description
【発明の詳細な説明】
本発明は定電流回路に関する。
第１図は例えば特開昭４９一３０８４８号公報により公
知の定電流回路を示し、トランジスタＱと、その一端が
トランジスタ偽のェミッタに接続された抵抗Ｒ４と、抵
抗Ｒ４の他端とトランジスタＱ３のベースとの間に接続
された定電圧素子としてダイオードＤ，，Ｄ２とから構
成され、トランジスタＱのベースとコレク夕とはそれぞ
れかかる定電流回路の入力端子ＩＮと出力端子ＯＵＴと
なる。
知の定電流回路を示し、トランジスタＱと、その一端が
トランジスタ偽のェミッタに接続された抵抗Ｒ４と、抵
抗Ｒ４の他端とトランジスタＱ３のベースとの間に接続
された定電圧素子としてダイオードＤ，，Ｄ２とから構
成され、トランジスタＱのベースとコレク夕とはそれぞ
れかかる定電流回路の入力端子ＩＮと出力端子ＯＵＴと
なる。
第１動作電位点＋Ｅ，と入力端子ＩＮとの間に入力電流
設定手段としての抵抗Ｒ５を接続することにより、入力
端子ＩＮと定電圧素子Ｄ，，Ｄ２に流れる入力電流１，
の値が設定される。従って、定電圧素子Ｄ，，Ｄ２の電
圧とトランジスタＱのベース・ヱミッタ間電圧との差電
圧が抵抗Ｒ４に印加されることにより、抵抗友４に流れ
る電流が設定され出力端子ＯＵＴに流れる出力電流１２
が設定されるようにある。さらに、第２図は特公昭４６
−１６４６３号公報より公知の他の定電流回路を示し、
ベースとコレクタとが抵抗Ｒ３を介して接続された第１
のトランジスタＱ，と、ベース・ェミツタ間がこの第１
のトランジスタＱ，のコレクタ・ェミツタ間電圧によつ
て駆動された第２のトランジスタＱ２とから構成され、
第１のトランジスタＱ，のェミッタと第２のトランジス
タＱ２のェミッタとが接続され、必要に応じてトランジ
スタＱ，，Ｑ２のェミッタには抵抗Ｒ，，Ｒ２が接続さ
れ、第１のトランジスタＱ，のベースと第２のトランジ
スタＱ２のコレクタとがそれぞれかかる定電流回路の入
力端子ＩＮと出力端子ＯＵＴとなる。
設定手段としての抵抗Ｒ５を接続することにより、入力
端子ＩＮと定電圧素子Ｄ，，Ｄ２に流れる入力電流１，
の値が設定される。従って、定電圧素子Ｄ，，Ｄ２の電
圧とトランジスタＱのベース・ヱミッタ間電圧との差電
圧が抵抗Ｒ４に印加されることにより、抵抗友４に流れ
る電流が設定され出力端子ＯＵＴに流れる出力電流１２
が設定されるようにある。さらに、第２図は特公昭４６
−１６４６３号公報より公知の他の定電流回路を示し、
ベースとコレクタとが抵抗Ｒ３を介して接続された第１
のトランジスタＱ，と、ベース・ェミツタ間がこの第１
のトランジスタＱ，のコレクタ・ェミツタ間電圧によつ
て駆動された第２のトランジスタＱ２とから構成され、
第１のトランジスタＱ，のェミッタと第２のトランジス
タＱ２のェミッタとが接続され、必要に応じてトランジ
スタＱ，，Ｑ２のェミッタには抵抗Ｒ，，Ｒ２が接続さ
れ、第１のトランジスタＱ，のベースと第２のトランジ
スタＱ２のコレクタとがそれぞれかかる定電流回路の入
力端子ＩＮと出力端子ＯＵＴとなる。
第１動作電位点＋Ｅ，と入力端子瓜との間に入力電流設
定手段としての抵抗Ｒ６が接続されている。一方、本発
明者が第１図の定電流回路を検討したところ、下記の如
き特性を有することが明らかとなつた。すなわち、第１
図の定電流回路においては、第１動作電位点Ｅ．と第２
動作電位点Ｅ２との間電位差Ｅ，十Ｅ２が定電圧素子Ｄ
，，Ｄ２の定電圧を越えると、この定電圧素子Ｄ，，Ｄ
２はこの定電圧によりほとんどクランプされるため第３
図の特性曲線１，の領域Ａに示すように電位差Ｅ，十Ｅ
２が大幅に変化しても出力伝流らの変化は小さい。
定手段としての抵抗Ｒ６が接続されている。一方、本発
明者が第１図の定電流回路を検討したところ、下記の如
き特性を有することが明らかとなつた。すなわち、第１
図の定電流回路においては、第１動作電位点Ｅ．と第２
動作電位点Ｅ２との間電位差Ｅ，十Ｅ２が定電圧素子Ｄ
，，Ｄ２の定電圧を越えると、この定電圧素子Ｄ，，Ｄ
２はこの定電圧によりほとんどクランプされるため第３
図の特性曲線１，の領域Ａに示すように電位差Ｅ，十Ｅ
２が大幅に変化しても出力伝流らの変化は小さい。
しかしながら、第１図の定電流回路においては、定電圧
素子Ｄ２，Ｄ２が無視できない直列抵抗成分を有するた
め、電位差Ｅ，十Ｅ２の上昇により定電圧素子Ｄ，，Ｄ
２の電圧は若千づっ上昇するため、第３図の特性曲線１
，の領域Ａにおける出力電流１２の上昇を無視できる値
にすることはできない。
素子Ｄ２，Ｄ２が無視できない直列抵抗成分を有するた
め、電位差Ｅ，十Ｅ２の上昇により定電圧素子Ｄ，，Ｄ
２の電圧は若千づっ上昇するため、第３図の特性曲線１
，の領域Ａにおける出力電流１２の上昇を無視できる値
にすることはできない。
同様に第２図の定電流回路についても本発明者が検討し
たところ、下記の如き特性を有することが明らかとなっ
た。
たところ、下記の如き特性を有することが明らかとなっ
た。
かかる第２図の定電流回路においては特公昭４６−１６
４６３号公報に詳細に説明されているように第１動作電
位点Ｅ，と第２動作電位点Ｅ２との間の電位差Ｅ，十Ｅ
２が比較的小さく抵抗Ｒ３における電圧降下が無視でき
る範囲では、電位差Ｅ，十Ｅ２（又は入力電流１，）と
出力電流１２とはトランジスタＱ，，Ｑ２のェミッタ面
積、抵抗Ｒ，，Ｒ２の抵抗に依存してほぼ比例関係にあ
り、第４図の特性曲線１２の領域Ｂに示すように、電位
差Ｅ，十Ｅ２（又は入力電流１，）の上昇により出力電
流１２も上昇する。
４６３号公報に詳細に説明されているように第１動作電
位点Ｅ，と第２動作電位点Ｅ２との間の電位差Ｅ，十Ｅ
２が比較的小さく抵抗Ｒ３における電圧降下が無視でき
る範囲では、電位差Ｅ，十Ｅ２（又は入力電流１，）と
出力電流１２とはトランジスタＱ，，Ｑ２のェミッタ面
積、抵抗Ｒ，，Ｒ２の抵抗に依存してほぼ比例関係にあ
り、第４図の特性曲線１２の領域Ｂに示すように、電位
差Ｅ，十Ｅ２（又は入力電流１，）の上昇により出力電
流１２も上昇する。
さらに電位差Ｅ，十Ｅ２（又は入力電流１，）が上昇す
ると抵抗Ｒ８における電圧降下がトランジスタＱ，のベ
ース・ェミッ夕闇電圧の上昇を相殺するため、電位差Ｅ
，十Ｅ２の上昇にもかかわらずトランジスタＱ２のベー
ス・ェミッタ間には一定の電圧が供給されるようになり
、第４図の特性曲線１２の領域単に示すように、電位差
Ｅ，十Ｅ２（又は入力電流）の変化にかかわらず、出力
電流いま一定となる。さらに大幅に電位差Ｅ，十Ｅ２（
又は入力電流１，）が上昇すると抵抗Ｒ３における電圧
降下の増分がトランジスタＱ，のベース・ヱミッタ間電
圧の上昇にうわまわり、電位差Ｅ，十Ｅ２の上昇によっ
てトランジスタＱ２のベース・ェミッタ間電圧は逆に減
少するようになり、第４図の特性曲線１２の領域Ｂ３に
示すように、電位差Ｅ，一Ｅ２が増大すると逆に出力電
流１２は逆に減少するようになる。
ると抵抗Ｒ８における電圧降下がトランジスタＱ，のベ
ース・ェミッ夕闇電圧の上昇を相殺するため、電位差Ｅ
，十Ｅ２の上昇にもかかわらずトランジスタＱ２のベー
ス・ェミッタ間には一定の電圧が供給されるようになり
、第４図の特性曲線１２の領域単に示すように、電位差
Ｅ，十Ｅ２（又は入力電流）の変化にかかわらず、出力
電流いま一定となる。さらに大幅に電位差Ｅ，十Ｅ２（
又は入力電流１，）が上昇すると抵抗Ｒ３における電圧
降下の増分がトランジスタＱ，のベース・ヱミッタ間電
圧の上昇にうわまわり、電位差Ｅ，十Ｅ２の上昇によっ
てトランジスタＱ２のベース・ェミッタ間電圧は逆に減
少するようになり、第４図の特性曲線１２の領域Ｂ３に
示すように、電位差Ｅ，一Ｅ２が増大すると逆に出力電
流１２は逆に減少するようになる。
このように、第２図の定電流回路においては、第４図の
平坦領域燈２において電位差Ｅ，十Ｅ２（又は入力電流
１，）の変化にかかわらず一定の出力電流１２を得るこ
とができるが、この平坦領域Ｂ２の範囲が比較的狭いと
ともに、この範囲外の領域Ｂ，Ｂ３においては出力電流
１２が大幅に変化してしまう。第５図及び第６図は１９
７０年発行の「ＨＡ−ＮＤＢＯＯＫ ＯＦ
ＳＥＭＩＣＯＮＤＵＣＴＯＲＥＬＥＣＴＲＯＮＩＣＳ
」第３版マクグローヒルブックカンパニー頁１０−１６
乃至１０一１７に記載された定電流回路を示すものであ
る。
平坦領域燈２において電位差Ｅ，十Ｅ２（又は入力電流
１，）の変化にかかわらず一定の出力電流１２を得るこ
とができるが、この平坦領域Ｂ２の範囲が比較的狭いと
ともに、この範囲外の領域Ｂ，Ｂ３においては出力電流
１２が大幅に変化してしまう。第５図及び第６図は１９
７０年発行の「ＨＡ−ＮＤＢＯＯＫ ＯＦ
ＳＥＭＩＣＯＮＤＵＣＴＯＲＥＬＥＣＴＲＯＮＩＣＳ
」第３版マクグローヒルブックカンパニー頁１０−１６
乃至１０一１７に記載された定電流回路を示すものであ
る。
第５図及び第６図において、トランジスタＱｏはコレク
タＦＥＴと呼ばれるものであり、第７図に示すようにＮ
形ェピタキシャルコレクタ層１０１をＮ形チャンネルと
し、側部がＰ形分離拡散層１０２，！０３により、底部
がＰ形基板１００により、上部がＰ形ベース拡散層１０
４によりゲ−トを形成したＮチャンネル接合型電界効果
トランジスタの構造を有するものである。
タＦＥＴと呼ばれるものであり、第７図に示すようにＮ
形ェピタキシャルコレクタ層１０１をＮ形チャンネルと
し、側部がＰ形分離拡散層１０２，！０３により、底部
がＰ形基板１００により、上部がＰ形ベース拡散層１０
４によりゲ−トを形成したＮチャンネル接合型電界効果
トランジスタの構造を有するものである。
かかるコレクタＦＥＴＱｏのチャンネルは高抵抗ェピタ
キシャルコレクタ層１０１により形成されているため、
ＦＥＴＱのドレィン・ソース間抵抗が極めて高くなる。
キシャルコレクタ層１０１により形成されているため、
ＦＥＴＱのドレィン・ソース間抵抗が極めて高くなる。
従って、第５図及び第６図において、かかるコレク夕Ｆ
ＥＴＱを介してバイアス電流１，が供給されるに際して
、コレクタＦＥＴＱにおける消費電力を低減することが
できる。一方、コレクタＦＥＴＱｏのＶ。
ＥＴＱを介してバイアス電流１，が供給されるに際して
、コレクタＦＥＴＱにおける消費電力を低減することが
できる。一方、コレクタＦＥＴＱｏのＶ。
ｓ−Ｖｏ（ドレイン・ソース間電圧ードレィン電流）特
性は第８図に示す如きものであり、電圧変動及び温度変
動によってコレクタＦＥＴＱｏから供給されるバイアス
電流１．の値は相当変動することになる。しかしながら
、第６図においてはトランジスタＱ，，Ｑ２はしギュレ
ータ・ダイオード（定電圧ダイオード）として動作し、
この比較的安定な電圧により電流源トランジスタＱがバ
イアスされる。
性は第８図に示す如きものであり、電圧変動及び温度変
動によってコレクタＦＥＴＱｏから供給されるバイアス
電流１．の値は相当変動することになる。しかしながら
、第６図においてはトランジスタＱ，，Ｑ２はしギュレ
ータ・ダイオード（定電圧ダイオード）として動作し、
この比較的安定な電圧により電流源トランジスタＱがバ
イアスされる。
一方、第６図においてはトランジスタＱ，のコレクタ・
ベース間に接続された抵抗Ｒ３はコレクタＦＥＴＱｏか
ら供給されるバイアス電流１，の変動Ｚに対して電流源
トランジスタＱ３のベースに印放される電圧の変動を低
減する。
ベース間に接続された抵抗Ｒ３はコレクタＦＥＴＱｏか
ら供給されるバイアス電流１，の変動Ｚに対して電流源
トランジスタＱ３のベースに印放される電圧の変動を低
減する。
すなわち、特公昭４６一１６４６３号公報に開示された
定電流回路の動作と同機であって、コレク夕ＦＥＴＱｏ
から供給されるバイアス電流１，が増加するとトランジ
スタＱ，のベース・ェミッタ間電圧が増加するが、これ
と同時に抵抗Ｒ３における電圧降下も増加する。従って
、抵抗Ｒ３における電圧降下の増加はトランジスタＱ，
のベース・ェミツタ間電圧の増加を相殺するため、電流
源トランジスタＱ２のベースに供給される電圧はほとん
ど不変となり出力ＯＵＴかち得られる出力電流１２もほ
とんど不変となる。この第５図および第６図の定電流回
路について本発明者が検討したところ、第８図に示すよ
うなコレクタＦＥＴＱｏの特性（特に約１５ボルトと高
いＦＥＴのピンチ・オフ電圧）に起因して下記の欠点を
有することが明らかとなった。すなわち、第５図におい
ては電源電圧ＶｃｃがコレクタＦＥＴＱｏのピンチオフ
電圧（約１５ボルト）・以下に低下すると、コレクタＦ
ＥＴＱｏから供給されるバイアス電流１，の値が大幅に
低下し、その結果レギュレータ・ダイオードＱ，，Ｑ２
の電圧も大幅に低下する。
定電流回路の動作と同機であって、コレク夕ＦＥＴＱｏ
から供給されるバイアス電流１，が増加するとトランジ
スタＱ，のベース・ェミッタ間電圧が増加するが、これ
と同時に抵抗Ｒ３における電圧降下も増加する。従って
、抵抗Ｒ３における電圧降下の増加はトランジスタＱ，
のベース・ェミツタ間電圧の増加を相殺するため、電流
源トランジスタＱ２のベースに供給される電圧はほとん
ど不変となり出力ＯＵＴかち得られる出力電流１２もほ
とんど不変となる。この第５図および第６図の定電流回
路について本発明者が検討したところ、第８図に示すよ
うなコレクタＦＥＴＱｏの特性（特に約１５ボルトと高
いＦＥＴのピンチ・オフ電圧）に起因して下記の欠点を
有することが明らかとなった。すなわち、第５図におい
ては電源電圧ＶｃｃがコレクタＦＥＴＱｏのピンチオフ
電圧（約１５ボルト）・以下に低下すると、コレクタＦ
ＥＴＱｏから供給されるバイアス電流１，の値が大幅に
低下し、その結果レギュレータ・ダイオードＱ，，Ｑ２
の電圧も大幅に低下する。
従って、出力ＯＵＴの出力電流１２の値も大幅に低下す
る。同様に第６図においても電源電圧Ｖｃｃがコレクタ
ＦＥＴＱｏのピンチオフ電圧以下に低下すると同様にバ
イアス電流１，の値が大幅に低下し、トランジスタＱ，
のベース・ェミッタ間電圧も大幅に低下し、出力ＯＵＴ
の出力電流１２の値も大幅に低下する。本発明はかかる
従来の定電流回路の問題点の検討を基礎としてなされた
ものであり、その目的とするところは動作条件の広範囲
の変動に対し高安定度の定電流出力を得ることが可能な
定電流回路を提供することにある。
る。同様に第６図においても電源電圧Ｖｃｃがコレクタ
ＦＥＴＱｏのピンチオフ電圧以下に低下すると同様にバ
イアス電流１，の値が大幅に低下し、トランジスタＱ，
のベース・ェミッタ間電圧も大幅に低下し、出力ＯＵＴ
の出力電流１２の値も大幅に低下する。本発明はかかる
従来の定電流回路の問題点の検討を基礎としてなされた
ものであり、その目的とするところは動作条件の広範囲
の変動に対し高安定度の定電流出力を得ることが可能な
定電流回路を提供することにある。
上記目的を達成するための本発明の基本的な構成は、ベ
ース（或いはゲート）とコレク夕（或いはドレィン）と
が抵抗を介て接続された第１のトランジスタ、ベース（
或いはゲート）４ェミッタ（或いはソース）間が上記第
１のトランジスタのコレクタ（或いはドレィン）・ェミ
ッタ（或いはソース）間電圧にて駆動される第２のトラ
ンジスタとから成り、上記第１のトランジスタのェミッ
タ（或いはソース）と上記第２のトランジスタのェミッ
タ（或いはソース）とを援続し、上記第１のトランジス
タのベース（或いはゲート）を入力端子とし、上記第２
のトランジスタのコレクタ（或いはドレィン）を出力端
子とした第１の定電流源；第３のトランジスタ、その一
端が上記第３のトランジスタのェミッタ（或いはソース
）に接続された抵抗、上記抵抗の池端と上記第３のトラ
ンジスタのベース（或いはゲート）との間に接続された
定電圧素子とからなり、上記第３のトランジスタのベー
ス（或いはゲート）を入力端子とし、上記第３のトラン
ジスタのコレクタ（或いはドレィン）を出力端子とした
第２の定電流源；を具備したなり、 上記第２の定電流源の上記入力端子及び上記定電圧素子
に入力電流を流すことにより上記定電圧素子の定電圧に
より上記第３のトランジスタのェミツタ（或いはソース
）とべ‐ス（或し、はゲ−ト）・との間をバイアスせし
め上記第２の定電流源の上記出力端子の出力電流を設定
し、上記第２の定電流源の上記出力電流により上記第１
の定電流源の上記入力端子に流れる入力電流を設定した
ことを特徴とする。
ース（或いはゲート）とコレク夕（或いはドレィン）と
が抵抗を介て接続された第１のトランジスタ、ベース（
或いはゲート）４ェミッタ（或いはソース）間が上記第
１のトランジスタのコレクタ（或いはドレィン）・ェミ
ッタ（或いはソース）間電圧にて駆動される第２のトラ
ンジスタとから成り、上記第１のトランジスタのェミッ
タ（或いはソース）と上記第２のトランジスタのェミッ
タ（或いはソース）とを援続し、上記第１のトランジス
タのベース（或いはゲート）を入力端子とし、上記第２
のトランジスタのコレクタ（或いはドレィン）を出力端
子とした第１の定電流源；第３のトランジスタ、その一
端が上記第３のトランジスタのェミッタ（或いはソース
）に接続された抵抗、上記抵抗の池端と上記第３のトラ
ンジスタのベース（或いはゲート）との間に接続された
定電圧素子とからなり、上記第３のトランジスタのベー
ス（或いはゲート）を入力端子とし、上記第３のトラン
ジスタのコレクタ（或いはドレィン）を出力端子とした
第２の定電流源；を具備したなり、 上記第２の定電流源の上記入力端子及び上記定電圧素子
に入力電流を流すことにより上記定電圧素子の定電圧に
より上記第３のトランジスタのェミツタ（或いはソース
）とべ‐ス（或し、はゲ−ト）・との間をバイアスせし
め上記第２の定電流源の上記出力端子の出力電流を設定
し、上記第２の定電流源の上記出力電流により上記第１
の定電流源の上記入力端子に流れる入力電流を設定した
ことを特徴とする。
第９図は本発明の一実施例を示す定電流回路の回路図で
あり、第１の定電流源ＣＳ．と第２の定電流源ＣＳ２と
を具備する。
あり、第１の定電流源ＣＳ．と第２の定電流源ＣＳ２と
を具備する。
第１の定電流源ＣＳ，は第１のトランジスタＱ，、第２
のトランジスタＱ２と、第１のトランジスタＱ，のベー
スとコレクタとの間に援続された抵抗Ｒ３を有し、必要
に応じてトランジスタＱ，，Ｑ２のェミッタには抵抗Ｒ
，，Ｒ２が接続され、第１のトランジスタＱ，のベース
と第２のトランジスタＱ２のコレクタとがそれぞれかか
る定電流源ＣＳ，の入力端子Ｎ，と出力端子ＯＵＴ，と
なる。
のトランジスタＱ２と、第１のトランジスタＱ，のベー
スとコレクタとの間に援続された抵抗Ｒ３を有し、必要
に応じてトランジスタＱ，，Ｑ２のェミッタには抵抗Ｒ
，，Ｒ２が接続され、第１のトランジスタＱ，のベース
と第２のトランジスタＱ２のコレクタとがそれぞれかか
る定電流源ＣＳ，の入力端子Ｎ，と出力端子ＯＵＴ，と
なる。
特に限定されないが第１のトランジスタＱ，、第２のト
ランジスタＱ２のェミッ外ま第２動作電位点−ＥＢに接
続されている。第２の定電流源ＣＳ２は第３のトランジ
スタＱ３と、その一端がこの第３のトランジスタＱ３の
ェミッタに接続された抵抗Ｒ４と、この梯抗Ｒ４の池端
と第３のトランジスタＱのベースとの間に接続された定
電圧素子としてのＰＮ接合ダイオードＤ，，Ｄ２とから
なり、第３のトランジスタＱ３のべ−スが入力端子ＩＮ
２となり、第３のトランジスタＱのコレクタが出力端子
ＯＵＬとなる。
ランジスタＱ２のェミッ外ま第２動作電位点−ＥＢに接
続されている。第２の定電流源ＣＳ２は第３のトランジ
スタＱ３と、その一端がこの第３のトランジスタＱ３の
ェミッタに接続された抵抗Ｒ４と、この梯抗Ｒ４の池端
と第３のトランジスタＱのベースとの間に接続された定
電圧素子としてのＰＮ接合ダイオードＤ，，Ｄ２とから
なり、第３のトランジスタＱ３のべ−スが入力端子ＩＮ
２となり、第３のトランジスタＱのコレクタが出力端子
ＯＵＬとなる。
特に限定されないが、抵抗Ｒ４の池端と定電圧素子○，
，Ｄ２との共通接続点は第１動作電位点Ｅ，に接続され
ており、入力端子ＩＮ２と接地電位点との間に入力電流
設定手段としての抵抗Ｒ５を接続することにより、入力
端子ＩＮ２と定電圧素子Ｄ，，Ｄ２に流れる入力電流１
３の値が設定され、さらに出力端子ＯＵＴ２に流れる出
力伝流１４が設定される。また、第２の定電流源ＣＳ２
の出力端子ＯＵＴ２が第１の定電流源ＣＳ，の入力端子
ＩＮ，に接続されることにより、第２の定電流源ＣＳ２
の出力電流１４１こより第１の定電流源ＣＳ，の入力電
流１，が設定される。第１０図は、第９図の実施例の定
電流回路の特性を示し、第２の定電流源ＣＳ２の第１動
作電位点Ｅ，の電位変化に対する第１の定電流源ＣＳ，
の出力電流１２の変化特性を示すものであり、約１．４
ボルト以上の電位Ｅ，の広範囲の変化にもかかわらず一
定の出力電流１２を得られるこがわかる。
，Ｄ２との共通接続点は第１動作電位点Ｅ，に接続され
ており、入力端子ＩＮ２と接地電位点との間に入力電流
設定手段としての抵抗Ｒ５を接続することにより、入力
端子ＩＮ２と定電圧素子Ｄ，，Ｄ２に流れる入力電流１
３の値が設定され、さらに出力端子ＯＵＴ２に流れる出
力伝流１４が設定される。また、第２の定電流源ＣＳ２
の出力端子ＯＵＴ２が第１の定電流源ＣＳ，の入力端子
ＩＮ，に接続されることにより、第２の定電流源ＣＳ２
の出力電流１４１こより第１の定電流源ＣＳ，の入力電
流１，が設定される。第１０図は、第９図の実施例の定
電流回路の特性を示し、第２の定電流源ＣＳ２の第１動
作電位点Ｅ，の電位変化に対する第１の定電流源ＣＳ，
の出力電流１２の変化特性を示すものであり、約１．４
ボルト以上の電位Ｅ，の広範囲の変化にもかかわらず一
定の出力電流１２を得られるこがわかる。
これは、第２の定電流源ＣＳ２は第３図の領域Ａにおい
て第１動作電位点Ｅ，の電位又は入力電流１３の広範囲
の変動を出力電流Ｌの若干の変動に圧縮し、この変動が
圧縮された出力電薪日４を第１の定電流源ＣＳ，の入力
電流１，としてこの第１の定電流源ＣＳ，に供給するが
、第１の定電流源ＣＳ．は第４図に示すようにその平坦
領域＆においては入力電流１，の若干の変動をさらに圧
縮して高安定度の一定出力電流１２を発生することがで
きるため、第９図の実施例よにり第１０図の如き良好な
特性を最終的に得ることができるものである。特に、第
２図の定電流源ＣＳ２の定電圧素子はそれぞれの順方向
電圧が約０．７ボルトと小さな値を有するＰＮ接合ダイ
オードＤ，，Ｄ２により構成されているため、第１動作
電位点Ｅ，Ｅ，の電圧が１．４ボルト以上の動作領域に
おいてはＰＮ接合ダイオードＤ，，Ｄ２の電圧降下は約
１．４ボルトでほとんどクランプされるため、第１０図
に示すように高安定度の出力電流らを得ることができる
。
て第１動作電位点Ｅ，の電位又は入力電流１３の広範囲
の変動を出力電流Ｌの若干の変動に圧縮し、この変動が
圧縮された出力電薪日４を第１の定電流源ＣＳ，の入力
電流１，としてこの第１の定電流源ＣＳ，に供給するが
、第１の定電流源ＣＳ．は第４図に示すようにその平坦
領域＆においては入力電流１，の若干の変動をさらに圧
縮して高安定度の一定出力電流１２を発生することがで
きるため、第９図の実施例よにり第１０図の如き良好な
特性を最終的に得ることができるものである。特に、第
２図の定電流源ＣＳ２の定電圧素子はそれぞれの順方向
電圧が約０．７ボルトと小さな値を有するＰＮ接合ダイ
オードＤ，，Ｄ２により構成されているため、第１動作
電位点Ｅ，Ｅ，の電圧が１．４ボルト以上の動作領域に
おいてはＰＮ接合ダイオードＤ，，Ｄ２の電圧降下は約
１．４ボルトでほとんどクランプされるため、第１０図
に示すように高安定度の出力電流らを得ることができる
。
かかる低電圧領域における本発明の出力電流１２の高安
定度は、コレクタＦＥＴＱを用いた第５図及び第６図の
従来の定電流回路においては約１５ボルトというコレク
タＦＥＴＱｏのピンチオフ電圧以上に電源電圧Ｖｃｃが
低下した場合に出力電流１２か大幅に低下するという現
象と対称的である。本発明は上記実施例に限定されず種
々の変形を用いることができる。
定度は、コレクタＦＥＴＱを用いた第５図及び第６図の
従来の定電流回路においては約１５ボルトというコレク
タＦＥＴＱｏのピンチオフ電圧以上に電源電圧Ｖｃｃが
低下した場合に出力電流１２か大幅に低下するという現
象と対称的である。本発明は上記実施例に限定されず種
々の変形を用いることができる。
例えば、上記実施例では第１と第２のトランジスタとし
ｎｐｎトランジスタ、第３のトランジスタとしてｐｎｐ
トランジスタを用いて回路を構成したが、第１と第２の
トランジスタをｐｎｐ、第３のトランジスタをｎｐｎと
して電源の極性を逆にして用いてもよいし、又は全ての
トランジスタに電界効果トランジスタ（ＦＥＴ）を用い
てもよいし、また、各種のトランジスタをダーリントン
接続して用いてもよいし、その他種々の他の形式の増幅
素子を用いて構成できる。
ｎｐｎトランジスタ、第３のトランジスタとしてｐｎｐ
トランジスタを用いて回路を構成したが、第１と第２の
トランジスタをｐｎｐ、第３のトランジスタをｎｐｎと
して電源の極性を逆にして用いてもよいし、又は全ての
トランジスタに電界効果トランジスタ（ＦＥＴ）を用い
てもよいし、また、各種のトランジスタをダーリントン
接続して用いてもよいし、その他種々の他の形式の増幅
素子を用いて構成できる。
また、上記実施例では定電圧素子としてＰＮ接合ダイオ
ード２個と抵抗を直列接続したものを用いたが、ダイオ
ードは単数でも又は３個以上の複数でもよいし、このダ
イオードを比較的低いッェナ−電圧特性を有するッェナ
ーダィオードーこ替えてもよいし、低い定電圧特性を有
する他の手段を用いてもよい。
ード２個と抵抗を直列接続したものを用いたが、ダイオ
ードは単数でも又は３個以上の複数でもよいし、このダ
イオードを比較的低いッェナ−電圧特性を有するッェナ
ーダィオードーこ替えてもよいし、低い定電圧特性を有
する他の手段を用いてもよい。
さらに、上記実施例では第１と第２のトランジスタのェ
ミッタと接地端子間に抵抗Ｒ，，Ｒ２を挿入したが、こ
れらの抵抗は無くてもよい。
ミッタと接地端子間に抵抗Ｒ，，Ｒ２を挿入したが、こ
れらの抵抗は無くてもよい。
本発明は定電流回路として広く利用できる。
第１図は従来より公知の定電流回路を示し、第２図は従
来より公知の他の定電流回路を示し、第３図は第１図の
定電流回路の電位差Ｅ，−Ｅ２と出力電流もの関係を示
す特性曲線図、第４図は第２図の定電流回路の電位差Ｅ
．−Ｅ２と出力電流１２の関係を示す特性曲線図、第５
図及び第６図は従来より公知の定電流回路を示し、第７
図は第５図及び第６図中の電界効果トランジスタＱの構
造を示す断面図、第８図はかかる電界効果トランジスタ
偽のＶｏｓ−ＩＤ特性を示す特性図、第９図は本発明の
一実施例による定電流回路を示す回路図、第１０図は第
９図の定電流回路の電位Ｅ．と出力電流１２の関係を示
す特性曲線である。 ＣＳ．・・・・・・第１の定電流源、ＣＳ２・・・・・
・第２の定電流源、Ｑ．・・・・・・第１のトランジス
タ、Ｑ２…・・・第２のトランジスタ、Ｑ……第３のト
ランジスタ、Ｒ３，Ｒ４……抵抗、ＩＮ，，ｍ２……入
力端子、ＯＵＴ，，ＯＵＬ・・・・・・出力端子。 第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図 第９図 第１０図
来より公知の他の定電流回路を示し、第３図は第１図の
定電流回路の電位差Ｅ，−Ｅ２と出力電流もの関係を示
す特性曲線図、第４図は第２図の定電流回路の電位差Ｅ
．−Ｅ２と出力電流１２の関係を示す特性曲線図、第５
図及び第６図は従来より公知の定電流回路を示し、第７
図は第５図及び第６図中の電界効果トランジスタＱの構
造を示す断面図、第８図はかかる電界効果トランジスタ
偽のＶｏｓ−ＩＤ特性を示す特性図、第９図は本発明の
一実施例による定電流回路を示す回路図、第１０図は第
９図の定電流回路の電位Ｅ．と出力電流１２の関係を示
す特性曲線である。 ＣＳ．・・・・・・第１の定電流源、ＣＳ２・・・・・
・第２の定電流源、Ｑ．・・・・・・第１のトランジス
タ、Ｑ２…・・・第２のトランジスタ、Ｑ……第３のト
ランジスタ、Ｒ３，Ｒ４……抵抗、ＩＮ，，ｍ２……入
力端子、ＯＵＴ，，ＯＵＬ・・・・・・出力端子。 第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図 第９図 第１０図
Claims (1)
- 【特許請求の範囲】 １ ベース（或いはゲート）とコレクタ（或いはドレイ
ン）とが抵抗を介して接続された第１のトランジスタ、
ベース（或いはゲート）・エミツタ（或いはソース）間
が上記第１のトランジスタのコレクタ（或いはドレイン
）・エミツタ（或いはソース）間電圧にて駆動される第
２のトランジスタとから成り、上記第１のトランジスタ
のエミツタ（或いはソース）と上記第２のトランジスタ
のエミツタ（或いはソース）とを接続し、上記第１のト
ランジスタのベース（或いはゲート）を入力端子とし、
上記第２のトランジスタのコレクタ（或いはドレイン）
を出力端子とした第１の定電流源； 第３のトランジス
タ、その一端が上記第３のトランジスタのエミツタ（或
いはソース）に接続された抵抗、上記抵抗の他端と上記
第３のトランジスタのベース（或いはゲート）との間に
接続された定電圧素子とからなり、上記第３のトランジ
スタのベース（或いはゲート）を入力端子とし、上記第
３のトランジスタのコレクタ（或いはドレイン）を出力
端子とした第２の定電流源；を具備したなり、 上記第２の定電流源の上記入力端子及び上記定電圧素
子に入力電流を流すことにより上記定電圧素子の定電圧
により上記第３のトランジスタのエミツタ（或いはソー
ス）とベース（或いはゲート）・との間をバイアスせし
め上記第２の定電流源の上記出力端子の出力電流を設定
し、 上記第２の定電流源の上記出力電流により上記第
１の定電流源の上記入力端子に流れる入力電流を設定し
たことを特徴とする定電流回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14501975A JPS6037485B2 (ja) | 1975-12-08 | 1975-12-08 | 定電流回路 |
| DE19762655401 DE2655401A1 (de) | 1975-12-08 | 1976-12-07 | Konstantstromquelle |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14501975A JPS6037485B2 (ja) | 1975-12-08 | 1975-12-08 | 定電流回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14494883A Division JPS5962928A (ja) | 1983-08-10 | 1983-08-10 | 定電流回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5268945A JPS5268945A (en) | 1977-06-08 |
| JPS6037485B2 true JPS6037485B2 (ja) | 1985-08-27 |
Family
ID=15375540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14501975A Expired JPS6037485B2 (ja) | 1975-12-08 | 1975-12-08 | 定電流回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS6037485B2 (ja) |
| DE (1) | DE2655401A1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4547881A (en) * | 1983-11-09 | 1985-10-15 | Advanced Micro Devices, Inc. | ECL Logic circuit with a circuit for dynamically switchable low drop current source |
| JPS6174018A (ja) * | 1984-09-18 | 1986-04-16 | New Japan Radio Co Ltd | 定電流回路 |
-
1975
- 1975-12-08 JP JP14501975A patent/JPS6037485B2/ja not_active Expired
-
1976
- 1976-12-07 DE DE19762655401 patent/DE2655401A1/de active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| DE2655401A1 (de) | 1977-06-23 |
| JPS5268945A (en) | 1977-06-08 |
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