JPS596143B2 - 昇圧回路 - Google Patents
昇圧回路Info
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- JPS596143B2 JPS596143B2 JP50028778A JP2877875A JPS596143B2 JP S596143 B2 JPS596143 B2 JP S596143B2 JP 50028778 A JP50028778 A JP 50028778A JP 2877875 A JP2877875 A JP 2877875A JP S596143 B2 JPS596143 B2 JP S596143B2
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- Dc-Dc Converters (AREA)
Description
【発明の詳細な説明】
この発明は、携帯用電子機器に使用に用いる昇圧回路に
関する。
関する。
さらに詳しくは、消費電力の少ない、高効率の昇圧回路
を提供することにある。
を提供することにある。
従来の昇圧回路としては、第１図ａに示す回路がある。
この昇圧回路は、昇圧用コンデンサＣ１、出力用コンデ
゛ンサＣ２、ダイオードＤ１、ダイオードＤ２とから構
成され、昇圧用コンデンサＣ１にダイオードＤ１のアノ
ード端子が接続され、ダイオードＤ１のカソード端子は
電源ＳＳｌが接続する。さらに、昇圧用コンデンサＣ１
にダイオードＤ２のカソード端子が接続し、このダイオ
ードＤ２の他端に出力用コンデンサＣ２が接続する。昇
圧用コンデンサＣ，の入力側にはインバータ，が接続さ
れ、インバータ１１には、パルス信号周波数出力電圧ｆ
が印加される。このインバータ１，は、ＤＤ−ＶＳＳｌ
で動作する。定常状態においては、第１図ｂに示すよう
な動作状態を示す。
゛ンサＣ２、ダイオードＤ１、ダイオードＤ２とから構
成され、昇圧用コンデンサＣ１にダイオードＤ１のアノ
ード端子が接続され、ダイオードＤ１のカソード端子は
電源ＳＳｌが接続する。さらに、昇圧用コンデンサＣ１
にダイオードＤ２のカソード端子が接続し、このダイオ
ードＤ２の他端に出力用コンデンサＣ２が接続する。昇
圧用コンデンサＣ，の入力側にはインバータ，が接続さ
れ、インバータ１１には、パルス信号周波数出力電圧ｆ
が印加される。このインバータ１，は、ＤＤ−ＶＳＳｌ
で動作する。定常状態においては、第１図ｂに示すよう
な動作状態を示す。
この場合には、出力用コンデンサＣ２の両端に２倍に昇
圧した出力電圧が発生する。ところが、このような昇圧
回路は、ダイオードＤ１、ダイオードＤ２を使用するた
め、ダイオードのスレツシヨルドレベルに相当する程度
の損失が発生する。また、ＭＯＳＩＣと伴に集積化する
のも大変難しいという欠点がある。この発明は、上記欠
点を解消するために、電力損失発生の原因となるダイオ
ードに代わつて集積化容易なＭＯＳトランジスタをスイ
ツチング素子として使用し、電力損失のない、集積化の
容易な高効率昇圧回路を提供するものである。
圧した出力電圧が発生する。ところが、このような昇圧
回路は、ダイオードＤ１、ダイオードＤ２を使用するた
め、ダイオードのスレツシヨルドレベルに相当する程度
の損失が発生する。また、ＭＯＳＩＣと伴に集積化する
のも大変難しいという欠点がある。この発明は、上記欠
点を解消するために、電力損失発生の原因となるダイオ
ードに代わつて集積化容易なＭＯＳトランジスタをスイ
ツチング素子として使用し、電力損失のない、集積化の
容易な高効率昇圧回路を提供するものである。
以下、本発明の実施例を図面に基づいて説明する。
第２図ａは、２倍昇圧回路の一実施例であり、ＤＤは回
路の基準電位点、ＶＳＳｌは入力電源電圧が供給される
端子、ＶＳＳ２は昇圧された電圧が出力される端子であ
る。
路の基準電位点、ＶＳＳｌは入力電源電圧が供給される
端子、ＶＳＳ２は昇圧された電圧が出力される端子であ
る。
さらに昇圧部２２、波形整形部２３の構成について説明
する。
する。
第１のスイツチ手段ＴＧｌは、ＮチヤンネルＭＯＳＦＥ
Ｔ：Ｎ３，ＰチヤンネルＭＯＳＦＥＴ：Ｐ３より構成さ
れるが、その第１の端子は、上記入力電源電圧が供給さ
れる端子ＳＳｌに接続される。
Ｔ：Ｎ３，ＰチヤンネルＭＯＳＦＥＴ：Ｐ３より構成さ
れるが、その第１の端子は、上記入力電源電圧が供給さ
れる端子ＳＳｌに接続される。
上記第１スイツチ手段ＴＧｌの第２端子は、第１のコン
デンサＣ２ｌの一方の端子と、Ｎ−ＭＯＳＦＥＴ：Ｎ４
、Ｐ−ＭＯＳＦＥＴ：Ｐ４より構成される第２のスイツ
チ手段ＴＧ２の第１端子とに各々接続されている。上記
第２スイツチ手段の第２端子は、一端を回路の基準電位
点に接続された第２コンデンサの他端の電極と、昇圧電
圧出力端子Ｓ８２と、カソード電極を上記入力電源電圧
供給端子ＳＳｌに接続された昇圧開始用ダイオードＤ２
Ｏのアノード端子に各々接続されている。
デンサＣ２ｌの一方の端子と、Ｎ−ＭＯＳＦＥＴ：Ｎ４
、Ｐ−ＭＯＳＦＥＴ：Ｐ４より構成される第２のスイツ
チ手段ＴＧ２の第１端子とに各々接続されている。上記
第２スイツチ手段の第２端子は、一端を回路の基準電位
点に接続された第２コンデンサの他端の電極と、昇圧電
圧出力端子Ｓ８２と、カソード電極を上記入力電源電圧
供給端子ＳＳｌに接続された昇圧開始用ダイオードＤ２
Ｏのアノード端子に各々接続されている。
上記第１スイツチ手段ＴＧｌを構成するＰ−ＭＯＳＦＥ
Ｔ：Ｐ３のゲート電極と、上記第２スイツチ手段ＴＧ２
のＮ−ＭＯＳＦＥＴ：Ｎ４のゲート電極は回路の基準電
位点ＶＤＤと、昇圧出力電圧端子ＳＳ２を電源として動
作するインバータ１２５の出力端子に各々接続されてお
り、一力、上記第１スイツチ手段ＴＧ，のＮ−ＭＯＳＦ
ＥＴ：Ｎ３と、上記第２スイツチ手段ＴＧ２のＰ−ＭＯ
ＳＦＥＴ：Ｐ４のゲート電極は、回路の基準電位点ＶＤ
Ｄと、昇圧電圧出力端子ＳＳ２を電源として動作する波
形整形用インバータ１２４の出力端子と、上記インバー
タ２５に各々接続されているｏまた、上記第１コンデン
サＣ２，の他の電極は、回路基準電圧ＶＤＤと、電源電
位供給端子ＶＳＳｌを電源として動作するインバータ１
２，より成るパルス出力回路の出力端子に接続されてい
る。
Ｔ：Ｐ３のゲート電極と、上記第２スイツチ手段ＴＧ２
のＮ−ＭＯＳＦＥＴ：Ｎ４のゲート電極は回路の基準電
位点ＶＤＤと、昇圧出力電圧端子ＳＳ２を電源として動
作するインバータ１２５の出力端子に各々接続されてお
り、一力、上記第１スイツチ手段ＴＧ，のＮ−ＭＯＳＦ
ＥＴ：Ｎ３と、上記第２スイツチ手段ＴＧ２のＰ−ＭＯ
ＳＦＥＴ：Ｐ４のゲート電極は、回路の基準電位点ＶＤ
Ｄと、昇圧電圧出力端子ＳＳ２を電源として動作する波
形整形用インバータ１２４の出力端子と、上記インバー
タ２５に各々接続されているｏまた、上記第１コンデン
サＣ２，の他の電極は、回路基準電圧ＶＤＤと、電源電
位供給端子ＶＳＳｌを電源として動作するインバータ１
２，より成るパルス出力回路の出力端子に接続されてい
る。
以上が昇圧部２２、波形整形部２３の構成の説明である
が、次にレベルシフト回路２１の構成について説明する
。第１のＭＯＳＦＥＴ：Ｎ，のソース電極は上記昇圧電
圧端子ＶＳＳ２に接続され、そのドレイン電極は、第３
のＭＯＳＦＥＴ：Ｐ１のドレイン電極と、第２のＭＯＳ
ＦＥＴ：Ｎ２のゲート電極に互いに接続されている。
が、次にレベルシフト回路２１の構成について説明する
。第１のＭＯＳＦＥＴ：Ｎ，のソース電極は上記昇圧電
圧端子ＶＳＳ２に接続され、そのドレイン電極は、第３
のＭＯＳＦＥＴ：Ｐ１のドレイン電極と、第２のＭＯＳ
ＦＥＴ：Ｎ２のゲート電極に互いに接続されている。
さらに、上記第１のＭＯＳＦＥＴ：Ｎ，のゲート電極は
、上記第２のＭＯＳＦＥＴ：Ｎ，のドレイン電極と、第
４のＭＯＳＦＥＴ：Ｐ２のドレイン電極、及びインバー
タ１２４の入力端子に互いに接続されている。また、上
記第２０：ＪＳｌｌＯＳＦＥＴ：Ｎ２のソース電極は、
上記昇圧電圧出力端子ＶＳＳ２に、上記第３、第４のＭ
ＯＳＦＥＴ：Ｐｌ，Ｐ２のソース電極は、回路の基準電
位点ＶＤＤに各々接続されている。ＦＩＮはクロツク入
力信号であり、回路の基準電位点ＶＤＯ、電源電圧供給
端子ＶＳＳｌを電源として動作するインバータ１２１の
入力端子に印加されている。
、上記第２のＭＯＳＦＥＴ：Ｎ，のドレイン電極と、第
４のＭＯＳＦＥＴ：Ｐ２のドレイン電極、及びインバー
タ１２４の入力端子に互いに接続されている。また、上
記第２０：ＪＳｌｌＯＳＦＥＴ：Ｎ２のソース電極は、
上記昇圧電圧出力端子ＶＳＳ２に、上記第３、第４のＭ
ＯＳＦＥＴ：Ｐｌ，Ｐ２のソース電極は、回路の基準電
位点ＶＤＤに各々接続されている。ＦＩＮはクロツク入
力信号であり、回路の基準電位点ＶＤＯ、電源電圧供給
端子ＶＳＳｌを電源として動作するインバータ１２１の
入力端子に印加されている。
上記インバータ１２１の出力は、同じく回路の基準電位
点ＤＤ、電源電圧供給端子Ｓｓ，を電源として動作する
インバータ１２３、上記パルス出力回路用インバータ２
２、及び上記第３Ｍ０ＳＦＥＴ：Ｐ１のゲート電極に各
゛々接続されている。
点ＤＤ、電源電圧供給端子Ｓｓ，を電源として動作する
インバータ１２３、上記パルス出力回路用インバータ２
２、及び上記第３Ｍ０ＳＦＥＴ：Ｐ１のゲート電極に各
゛々接続されている。
また、上記インバータ１２，の出力は、上記第４のＭＯ
ＳＦＥＴ：Ｐ２のゲート電極に接続されている。尚、本
実施例では、第１、第２のＭＯＳＦＥＴ：Ｎｌ，Ｎ２は
Ｎチヤネル型、第３、第４のＭＯＳＦＥＴ：Ｐ，，Ｐ４
はＰチヤネル型である。
ＳＦＥＴ：Ｐ２のゲート電極に接続されている。尚、本
実施例では、第１、第２のＭＯＳＦＥＴ：Ｎｌ，Ｎ２は
Ｎチヤネル型、第３、第４のＭＯＳＦＥＴ：Ｐ，，Ｐ４
はＰチヤネル型である。
次に、第２図ａの実施例の動作について説明するが、こ
こでは説明を簡単にするため、回路の基準電位ＤＤをＯ
とする。入力電源電圧端子ＳＳｌに負電圧、ここで例え
ば−１，５が印加されると、第２のコンデンサＣ２２に
は、昇圧開始用ダイオードＤ，Ｏを介して、ＤＤ−ＳＳ
ｌ間に電流が流れ、その結果、昇圧電圧出力端子には、
電源電圧Ｖｓｓｌ（−１，５）−ダイオードＤ２Ｏの順
方向電圧降下約０，６＝約−０．９の電圧が発生する。
こでは説明を簡単にするため、回路の基準電位ＤＤをＯ
とする。入力電源電圧端子ＳＳｌに負電圧、ここで例え
ば−１，５が印加されると、第２のコンデンサＣ２２に
は、昇圧開始用ダイオードＤ，Ｏを介して、ＤＤ−ＳＳ
ｌ間に電流が流れ、その結果、昇圧電圧出力端子には、
電源電圧Ｖｓｓｌ（−１，５）−ダイオードＤ２Ｏの順
方向電圧降下約０，６＝約−０．９の電圧が発生する。
次に、クロツク入力信号ＦＩＮが″Ｈ″レベル（即ち０
Ｖ）になると、インバータ１２，の出力は、６Ｌ″（−
１，５Ｖ）になり、インバータ２３、パルス出力回路用
インバータ２２の出力は各々に“Ｈ″（０Ｖ）となる。
Ｖ）になると、インバータ１２，の出力は、６Ｌ″（−
１，５Ｖ）になり、インバータ２３、パルス出力回路用
インバータ２２の出力は各々に“Ｈ″（０Ｖ）となる。
従つて、レベルシフト回路を構成する第３のＰ−ＭＯＳ
ＦＥＴ：Ｐ，はオン、第４のＰ−ＭＯＳＦＥＴ：Ｐ２は
オフとなる。
ＦＥＴ：Ｐ，はオン、第４のＰ−ＭＯＳＦＥＴ：Ｐ２は
オフとなる。
さらに、第３のＰ−ＭＯＳＦＥＴ：Ｐ１のドレイン電極
電位は６Ｈ７レベルとなるため、第２のＮ−ＭＯＳＦＥ
Ｔ：Ｎ２はオン、第１のＮ−ＭＯＳＦＥＴ：Ｎ１はオフ
となる。
電位は６Ｈ７レベルとなるため、第２のＮ−ＭＯＳＦＥ
Ｔ：Ｎ２はオン、第１のＮ−ＭＯＳＦＥＴ：Ｎ１はオフ
となる。
この結果、第２、第４のＭＯＳＦＥＴのドレイン接続点
９，の電位は６Ｌ１（約−０．９）、第１、第３のＭＯ
ＳＦＥＴのドレイン接続点９１の電位は６Ｈ７（０Ｖ）
となる。上記接続点９２の電位は、インバータ１２４，
１２５で反転され、第１のスイツチ手段ＴＧｌを構成す
るＮ−ＭＯＳＦＥＴ：Ｎ３、第２のスイツチ手段ＴＧ２
を構成するＰ−ＭＯＳＦＥＴ：Ｐ４のゲートには各々６
Ｈ１（０Ｖ）が、反対に第１のスイツチ手段ＴＧｌを構
成するＰ−ＭＯＳＦＥＴ：Ｐ３、第２のスイツチ手段Ｔ
Ｇ，を構成するＮ−ＭＯＳＦＥＴ：Ｎ４のゲートには各
々６Ｌ１（−０．９Ｖ）が印加される。
９，の電位は６Ｌ１（約−０．９）、第１、第３のＭＯ
ＳＦＥＴのドレイン接続点９１の電位は６Ｈ７（０Ｖ）
となる。上記接続点９２の電位は、インバータ１２４，
１２５で反転され、第１のスイツチ手段ＴＧｌを構成す
るＮ−ＭＯＳＦＥＴ：Ｎ３、第２のスイツチ手段ＴＧ２
を構成するＰ−ＭＯＳＦＥＴ：Ｐ４のゲートには各々６
Ｈ１（０Ｖ）が、反対に第１のスイツチ手段ＴＧｌを構
成するＰ−ＭＯＳＦＥＴ：Ｐ３、第２のスイツチ手段Ｔ
Ｇ，を構成するＮ−ＭＯＳＦＥＴ：Ｎ４のゲートには各
々６Ｌ１（−０．９Ｖ）が印加される。
よつて第１のフスイツチ手段ＴＧｌはオンし、第２のス
イツチ手段ＴＧ２は、それを構成する各々のＭＯＳＦＥ
Ｔのソース電位とゲート電位が実質的に等しくなるため
、オフする。
イツチ手段ＴＧ２は、それを構成する各々のＭＯＳＦＥ
Ｔのソース電位とゲート電位が実質的に等しくなるため
、オフする。
この状態では、パルス出力回路インバータ２２の出力が
６Ｈ″であり、且つ、第１のスイツチ手段がオンしてい
るため、等価的に第１のコンデンサＣ２ｌはＶＤＤ−Ｖ
ＳＳｌ間に接続されたことになり、その両端に１Ｖｓｓ
，１に等しい電位差を生ずる。
６Ｈ″であり、且つ、第１のスイツチ手段がオンしてい
るため、等価的に第１のコンデンサＣ２ｌはＶＤＤ−Ｖ
ＳＳｌ間に接続されたことになり、その両端に１Ｖｓｓ
，１に等しい電位差を生ずる。
この時、第２のスイツチ手段がオフしているため、第２
のコンデンサＣ，２の両端電圧に変化は生じず、昇圧電
圧出力ＳＳ２は依然−０．９程度のレベルにある。次に
、クロツク入力信号ＦＩＮが反転し、６Ｌ″（−１．５
）レベルになると、インバータ１２，の出力は６Ｈ″（
０）、インバータ１２３の出力は６Ｌ″（−１．５）と
なる。
のコンデンサＣ，２の両端電圧に変化は生じず、昇圧電
圧出力ＳＳ２は依然−０．９程度のレベルにある。次に
、クロツク入力信号ＦＩＮが反転し、６Ｌ″（−１．５
）レベルになると、インバータ１２，の出力は６Ｈ″（
０）、インバータ１２３の出力は６Ｌ″（−１．５）と
なる。
したがつて、レベルシフト回路を構成する各ＭＯＳＦＥ
Ｔ：Ｐｌ，Ｐ２、Ｎ，，Ｎ，の動作も反転し、上記接続
点Ｙ２の電位は６Ｈ１（０Ｖ）となる。
Ｔ：Ｐｌ，Ｐ２、Ｎ，，Ｎ，の動作も反転し、上記接続
点Ｙ２の電位は６Ｈ１（０Ｖ）となる。
さらに、インバータ１２４の出力は６Ｌ″ （−０．９
Ｖ）、インバータ２，の出力は６Ｈ″（０Ｖ）となり、
第１のスイツチ手段ＴＧｌはオフし、第２のスイツチ手
段ＴＧ２はオンする。以上の変化と同時に、パルス出力
回路用インバータ１２２の出力も６Ｈ″（０）→６Ｌ″
（−１．５）へ変化するが、コンデンサの両端の電位差
は急には変化できないので、第１のコンデンサＣ，ｌの
第１、第２のスイツチ手段と接続されている側の電極電
位は（−１．５）→（−３．０）と瞬間に変化する。
Ｖ）、インバータ２，の出力は６Ｈ″（０Ｖ）となり、
第１のスイツチ手段ＴＧｌはオフし、第２のスイツチ手
段ＴＧ２はオンする。以上の変化と同時に、パルス出力
回路用インバータ１２２の出力も６Ｈ″（０）→６Ｌ″
（−１．５）へ変化するが、コンデンサの両端の電位差
は急には変化できないので、第１のコンデンサＣ，ｌの
第１、第２のスイツチ手段と接続されている側の電極電
位は（−１．５）→（−３．０）と瞬間に変化する。
第１のスイツチ手段ＴＧｌは、オフしているので動作に
影響しないが、第２のスイツチ手段ＴＧ２はオンしてい
るので、第１、第２のコンデンサＣ２ｌ，Ｃ２２の間で
電荷の平均化が起こる。仮に、第１、第２のコンデンサ
が同じ容量であるとすると、昇圧電圧出力ＶＳＳ２は、
（１３．０Ｖ１＋ＩＯ．９ＶＩ）／２＝１１．９５Ｖ１
即ち、Ｖｓｓ２＝−１．９５Ｖとなる。
影響しないが、第２のスイツチ手段ＴＧ２はオンしてい
るので、第１、第２のコンデンサＣ２ｌ，Ｃ２２の間で
電荷の平均化が起こる。仮に、第１、第２のコンデンサ
が同じ容量であるとすると、昇圧電圧出力ＶＳＳ２は、
（１３．０Ｖ１＋ＩＯ．９ＶＩ）／２＝１１．９５Ｖ１
即ち、Ｖｓｓ２＝−１．９５Ｖとなる。
ここで再び、クロツク入力信号ＦＩＮが反転し、″Ｈ″
レベルになると、同様な動作で第１のスイツチ手段ＴＧ
，はオン、第２のスイツチ手段ＴＧ２はオフして、再び
、第１コンデンサＣ２ｌに、１−１，５１の電極間電位
差を生ずるまで充電される。
レベルになると、同様な動作で第１のスイツチ手段ＴＧ
，はオン、第２のスイツチ手段ＴＧ２はオフして、再び
、第１コンデンサＣ２ｌに、１−１，５１の電極間電位
差を生ずるまで充電される。
この時、ＳＳ２には変化がない。さらに、クロツク入力
信号ＦＩＮが反転し６Ｌ″レベルになると、再び、第１
、第２のコンデンサＣ２，，Ｃ２２間で電荷の平均化が
起こり、昇圧電圧出力ＶＳＳ２は、（１３．０Ｖ１＋１
１．９５ＶＩ／２＋１２．４７即ち、Ｖｓｓ２＝−２．
４７Ｖとなる。
信号ＦＩＮが反転し６Ｌ″レベルになると、再び、第１
、第２のコンデンサＣ２，，Ｃ２２間で電荷の平均化が
起こり、昇圧電圧出力ＶＳＳ２は、（１３．０Ｖ１＋１
１．９５ＶＩ／２＋１２．４７即ち、Ｖｓｓ２＝−２．
４７Ｖとなる。
以上の動作を繰り返すことにより、昇圧電圧出力ＳＳ２
は最終的に−３．０Ｖとなり、入力電源電圧の２倍の昇
圧出力電圧が得られる。
は最終的に−３．０Ｖとなり、入力電源電圧の２倍の昇
圧出力電圧が得られる。
第２図ｂに示す集積回路構造は、第２図ａに示すレベル
シフト回路２１の一部を示す。
シフト回路２１の一部を示す。
また、第２図ｃに示す集積回路構造は、第２図ａに示す
昇圧部２２の一部を示す。ここで、昇圧開始用ダイオー
ドＤ２ＯはトランスミツシヨンゲートＴＧ，，ＴＧ２、
インバータ１２４，２，等を構成するＮチヤンネルＭＯ
ＳトランジスタのＰウエルに、Ｎ領域を拡散させて構成
し、これをインバータ２１，１２２等を構成するＮチヤ
ンネルＭＯＳトランジスタのＰウエルに接続している。
第３図は、３倍に昇圧する昇圧回路を示す。
昇圧部２２の一部を示す。ここで、昇圧開始用ダイオー
ドＤ２ＯはトランスミツシヨンゲートＴＧ，，ＴＧ２、
インバータ１２４，２，等を構成するＮチヤンネルＭＯ
ＳトランジスタのＰウエルに、Ｎ領域を拡散させて構成
し、これをインバータ２１，１２２等を構成するＮチヤ
ンネルＭＯＳトランジスタのＰウエルに接続している。
第３図は、３倍に昇圧する昇圧回路を示す。
昇圧効率を上げるために、昇圧部２２の昇圧用コンデン
サＣ２ｌａ，ｃ２ｌｂには、インバータ１２２ａの出力
とインバータ２２ｂ｝よびインバータ１２２Ｃの出力、
すなわち位相反転信号が加わる。また、第２図ａの昇圧
回路と同様に、昇圧部２２のトランスミツシヨンゲート
ＴＧ，，ＴＧ２は、レベルシフトされ、波形整形した信
号によつて制御される。
サＣ２ｌａ，ｃ２ｌｂには、インバータ１２２ａの出力
とインバータ２２ｂ｝よびインバータ１２２Ｃの出力、
すなわち位相反転信号が加わる。また、第２図ａの昇圧
回路と同様に、昇圧部２２のトランスミツシヨンゲート
ＴＧ，，ＴＧ２は、レベルシフトされ、波形整形した信
号によつて制御される。
かかる本発明の構成によれば、レベルシフト回路２１お
よび該レベルシフト回路２１により制御される半導体ス
イツチＴＧｌ，ＴＧ２，ＴＧ３を共に通常のＭＯＳＦＥ
Ｔにより構成したので、第２図Ｂ，ｃに示す様に確実に
単一半導体基板上に集積形成することができる。上述し
た構成を有することから、携帯用電子機器例えば液晶を
用いた電子時計に利用してきわめて有効である。
よび該レベルシフト回路２１により制御される半導体ス
イツチＴＧｌ，ＴＧ２，ＴＧ３を共に通常のＭＯＳＦＥ
Ｔにより構成したので、第２図Ｂ，ｃに示す様に確実に
単一半導体基板上に集積形成することができる。上述し
た構成を有することから、携帯用電子機器例えば液晶を
用いた電子時計に利用してきわめて有効である。
すなわち、周波数出力電圧ｆは、発振器に接続する分周
回路の分周段信号を利用し、本発明を構成するレベルシ
フト回路の出力信号を後段の分周回路、計数回路、デコ
ーダ回路および昇圧を必要とする液晶表示器に与えれば
よいのでレベルシフト回路が有効に利用できる。また、
レベルシフト回路出力信号によつてトランスミツション
ゲートを制御するのでスイツチ動作が確実となる。さら
に、本発明によれば、ソース端子供給電源電圧ＶＤＤ，
ｓｓ，投入時に昇圧開始用ダイオードを利用するが、こ
のグイオードのスレツシヨルドレベルによる損失は昇圧
効率に影響を及ぼさないことより高効率昇圧回路が実現
できる。
回路の分周段信号を利用し、本発明を構成するレベルシ
フト回路の出力信号を後段の分周回路、計数回路、デコ
ーダ回路および昇圧を必要とする液晶表示器に与えれば
よいのでレベルシフト回路が有効に利用できる。また、
レベルシフト回路出力信号によつてトランスミツション
ゲートを制御するのでスイツチ動作が確実となる。さら
に、本発明によれば、ソース端子供給電源電圧ＶＤＤ，
ｓｓ，投入時に昇圧開始用ダイオードを利用するが、こ
のグイオードのスレツシヨルドレベルによる損失は昇圧
効率に影響を及ぼさないことより高効率昇圧回路が実現
できる。
また、ＰチヤンネルＭＯＳトランジスタおよびＮチヤン
ネルＭＯＳトランジスタを利用してレベルシフト回路、
波形整形回路および昇圧部を構成したので集積化が簡単
に行なわれる利点を有する。
ネルＭＯＳトランジスタを利用してレベルシフト回路、
波形整形回路および昇圧部を構成したので集積化が簡単
に行なわれる利点を有する。
第１図ａは、従来の昇圧回路を示す。
第１図ｂは、第１図ａにおける定常状態の動作波形図を
示す。第２図ａは、本発明の一実施例である昇圧回路を
示す。第２図ｂは、第２図ａを構成するレベルシフト回
路の集積構造を示す一部断面図である。第２図ｃは、第
２図ａを構成する昇圧部の集積構造を示す一部断面図で
ある。第３図は、本発明の他の実施例を示す昇圧回路で
ある。２１・・・・・ルベルシフト回路、２２・・・・
・・昇圧部、２３・・・・・・波形整形回路、ＤＤ・・
・・・・回路の基準電位点、Ｓｓ，・・・・・・電源電
圧入力端子、ＳＳ２・・・・・・昇圧電圧出力端子、Ｆ
ＩＮ・・・・・・クロツク入力信号、１２１？１２２ｂ
鵞１２４９１２５゜゛゜゜゜゜イン７ゞ一タ、１２２９
１２２ａ，１２２ｃ・・・・・・パルス出力回路用イン
バータ、ＴＧｌ，ＴＧ２，ＴＧ３・・・・・・スイツチ
手段、Ｃ２ｌ，ｃ２ｌａラＣ２ｌｂ９Ｃ２２・ＯＯ３コ
ンデンサ、Ｄ２『１０昇圧開始用ダイオード。
示す。第２図ａは、本発明の一実施例である昇圧回路を
示す。第２図ｂは、第２図ａを構成するレベルシフト回
路の集積構造を示す一部断面図である。第２図ｃは、第
２図ａを構成する昇圧部の集積構造を示す一部断面図で
ある。第３図は、本発明の他の実施例を示す昇圧回路で
ある。２１・・・・・ルベルシフト回路、２２・・・・
・・昇圧部、２３・・・・・・波形整形回路、ＤＤ・・
・・・・回路の基準電位点、Ｓｓ，・・・・・・電源電
圧入力端子、ＳＳ２・・・・・・昇圧電圧出力端子、Ｆ
ＩＮ・・・・・・クロツク入力信号、１２１？１２２ｂ
鵞１２４９１２５゜゛゜゜゜゜イン７ゞ一タ、１２２９
１２２ａ，１２２ｃ・・・・・・パルス出力回路用イン
バータ、ＴＧｌ，ＴＧ２，ＴＧ３・・・・・・スイツチ
手段、Ｃ２ｌ，ｃ２ｌａラＣ２ｌｂ９Ｃ２２・ＯＯ３コ
ンデンサ、Ｄ２『１０昇圧開始用ダイオード。
Claims (1)
- １ 入力電源電圧が供給されている端子に第１の端子が
結合され、第１のコンデンサの一方の端子に第２の端子
が結合された少なくとも第１導電型のＭＩＳ型ＦＥＴよ
り構成される第１、第２及びゲート端子を有する第１の
スイッチ手段と、上記第１のコンデンサの他方の端子に
供給すべき入力電源電圧レベルのパルス信号を出力する
パルス出力回路と、上記第１のスイッチ手段の第２の端
子に第１の端子が結合され、昇圧出力電圧が供給される
べき第２のコンデンサの一方の端子に第２の端子が結合
された少なくとも第１導電型のＭＩＳ型ＦＥＴより構成
された第１、第２、及びゲート端子を有する第２のスイ
ッチ手段と、ゲートとドレインが互いに交差結合される
一対の第１導電型の第１、第２のＭＩＳ型ＦＥＴと、上
記第１ＭＩＳ型ＦＥＴのドレインと回路の基準電位点と
の間に接続された上記パルス出力回路の出力パルス信号
に対し逆相にされた入力電源電圧レベルのパルス信号が
ゲートに加えられる第２導電型の第３ＭＩＳ型ＦＥＴと
、上記第２ＭＩＳ型ＦＥＴのドレインと回路の基準電位
点との間に接続され上記パルス出力回路の出力パルス信
号と同相にされた入力電源電圧レベルのパルス信号がゲ
ートに加えられる第２導電型の第４ＭＩＳ型ＦＥＴとか
らなるレベルシフト回路と、上記第２のコンデンサの一
方の端子にアノード電極が、上記入力電源電圧が供給さ
れている端子にカソード電極が各々接続されている昇圧
開始用ダイオードとから構成され、上記入力電源電圧が
印加された時、上記第２のコンデンサを、上記昇圧開始
用ダイオードを介して充電することにより、上記第２の
コンデンサに初期電位を与え、上記レベルシフト回路を
動作可能な状態にすることにより、上記パルス出力回路
の出力パルス信号が入力電源電圧レベルにされたとき、
少なくとも上記レベルシフト回路の第１、第３ＭＩＳ型
ＦＥＴのドレイン接続点と同相、同レベルの信号を上記
第１のスイッチ手段のゲート端子に加え、実質的に上記
第１のスイッチ手段を構成する第１導電型のＭＩＳ型Ｆ
ＥＴのソースとゲート電位を一致させることにより上記
第１のスイッチ手段をオフさせるとともに、少なくとも
上記レベルシフト回路の第２、第４ＭＩＳ型ＦＥＴのド
レイン接続点と同相、同レベルの信号を上記第２のスイ
ッチ手段のゲート端子に加えることにより、第２スイッ
チ手段をオンさせ、一方、上記パルス出力回路の出力パ
ルス信号が基準電圧レベルにされたとき、少なくとも上
記レベルシフト回路の第１、第３ＭＩＳ型ＦＥＴのドレ
イン接続点と同相、同レベルの信号を上記第１のスイッ
チ手段のゲート端子に加えることにより第１のスイッチ
手段をオンさせるとともに、少なくとも上記レベルシフ
ト回路の第２、第４ＭＩＳ型ＦＥＴのドレイン接続点と
同相、同レベルの信号を上記第２のスイッチ手段のゲー
ト端子に加え、実質的に上記第２のスイッチ手段を構成
する第１導電型のＭＩＳ型ＦＥＴのソース、ゲート電圧
を一致させることにより上記第２のスイッチ手段をオフ
させることを特徴とする昇圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50028778A JPS596143B2 (ja) | 1975-03-10 | 1975-03-10 | 昇圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50028778A JPS596143B2 (ja) | 1975-03-10 | 1975-03-10 | 昇圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51103222A JPS51103222A (ja) | 1976-09-11 |
| JPS596143B2 true JPS596143B2 (ja) | 1984-02-09 |
Family
ID=12257848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50028778A Expired JPS596143B2 (ja) | 1975-03-10 | 1975-03-10 | 昇圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS596143B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6163190U (ja) * | 1985-08-22 | 1986-04-28 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS547048B2 (ja) * | 1972-09-27 | 1979-04-03 | ||
| JPS5435296Y2 (ja) * | 1974-10-09 | 1979-10-26 |
-
1975
- 1975-03-10 JP JP50028778A patent/JPS596143B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS51103222A (ja) | 1976-09-11 |
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