JPS5958918A - スイツチ回路 - Google Patents
スイツチ回路Info
- Publication number
- JPS5958918A JPS5958918A JP16900782A JP16900782A JPS5958918A JP S5958918 A JPS5958918 A JP S5958918A JP 16900782 A JP16900782 A JP 16900782A JP 16900782 A JP16900782 A JP 16900782A JP S5958918 A JPS5958918 A JP S5958918A
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- JP
- Japan
- Prior art keywords
- circuit
- transistor
- control terminal
- external control
- potential
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、−導電型トランジスタと反対導電型トランジ
スタの組合せ構造からなる３状態をと、り得るスイッチ
回路に関する。
スタの組合せ構造からなる３状態をと、り得るスイッチ
回路に関する。
第１図を用いて従来例を示す。ＰＮＰ型トランジスタ１
のコレクタは接地電位０に、エミッタは第１の被制御回
路４に、ベースはバイアス回路６によりある一定の電位
にバイアスされ、さらにＮＰＮ型トランジスタ２のベー
スに共通接続され、トランジスタ２のコレクタは第２の
被制御回路５に、エミッタは接地電位ＯＫ接続され、前
記共通接続されたベースは外部制御端子３に接続される
。
のコレクタは接地電位０に、エミッタは第１の被制御回
路４に、ベースはバイアス回路６によりある一定の電位
にバイアスされ、さらにＮＰＮ型トランジスタ２のベー
スに共通接続され、トランジスタ２のコレクタは第２の
被制御回路５に、エミッタは接地電位ＯＫ接続され、前
記共通接続されたベースは外部制御端子３に接続される
。
ここで外部制御端子３をどこにも接続しない状態（以下
フローティング状態という。）ではトランジスタ２がオ
ンし、被制御回路５内のバイアス等の電流を引き込み被
制御回路５は強制的にある状態に変化せしめられる。こ
の状態においてはトランジスタ１はオフし、被制御回路
４には影−＃２与えない。次に外部制御端子３を接地電
位ＯＶｃ接続すると、トランジスタ１がオンし被制御回
路４内のバイアス等の電流音引き込み被制御回路４を強
制的にある状態に変化せしめる。この状態においてはト
ランジスタ２がオフし、被制御回路５には影＃を与えな
い。
フローティング状態という。）ではトランジスタ２がオ
ンし、被制御回路５内のバイアス等の電流を引き込み被
制御回路５は強制的にある状態に変化せしめられる。こ
の状態においてはトランジスタ１はオフし、被制御回路
４には影−＃２与えない。次に外部制御端子３を接地電
位ＯＶｃ接続すると、トランジスタ１がオンし被制御回
路４内のバイアス等の電流音引き込み被制御回路４を強
制的にある状態に変化せしめる。この状態においてはト
ランジスタ２がオフし、被制御回路５には影＃を与えな
い。
この従来例のスイッチ回路においては、被制御回路４ま
たは５のいずれか一方が強制的にある状態に変化せしめ
られており、被制御回路４または５のいずれも変化させ
ない駆３の状態がと９得ない。この理由により被制御回
路４及び５内部で入力１言月等で決まる出力を同時に得
ることができないという不都合を生ずる。このことは回
路の機能を制限することになり応用回路が限定されると
いう欠点となる。
たは５のいずれか一方が強制的にある状態に変化せしめ
られており、被制御回路４または５のいずれも変化させ
ない駆３の状態がと９得ない。この理由により被制御回
路４及び５内部で入力１言月等で決まる出力を同時に得
ることができないという不都合を生ずる。このことは回
路の機能を制限することになり応用回路が限定されると
いう欠点となる。
本発明は上水のかかる欠点全改善し、被制御回路のいず
れにも影７θを与えない第３の状態を取り得る３状態の
切替可能なスイッチ回路を俤供することにある。
れにも影７θを与えない第３の状態を取り得る３状態の
切替可能なスイッチ回路を俤供することにある。
本発明の回路は、−導電型トランジスタと反対導電型ト
ランジスタのベース（又はゲート）は共通接続されて外
部制御端子に、１１Ｊ記−導電型トランジスタのエミッ
タ（又はソース）及びコレクタ（又はドレイン）はそれ
ぞれ第１の被制御回路及び前記反対導電型トランジスタ
のエミッタ（又はソース）とともに接地電位に接続され
、前記反対導電型トランジスタのコレクタ（又はドレイ
ン）は第２の被制御回路に接続され、前記外部制御端子
と前記」χ地電位間にバイアス回路が挿入されてなるス
イッチ回路において、前記外部制御端子と前記−導電型
トランジスタ及び前記反対導電型トランジスタのいずれ
か一方のトランジスタのベース（又はゲート）間の接続
全開路状態にする手段を備えることからなっている。
ランジスタのベース（又はゲート）は共通接続されて外
部制御端子に、１１Ｊ記−導電型トランジスタのエミッ
タ（又はソース）及びコレクタ（又はドレイン）はそれ
ぞれ第１の被制御回路及び前記反対導電型トランジスタ
のエミッタ（又はソース）とともに接地電位に接続され
、前記反対導電型トランジスタのコレクタ（又はドレイ
ン）は第２の被制御回路に接続され、前記外部制御端子
と前記」χ地電位間にバイアス回路が挿入されてなるス
イッチ回路において、前記外部制御端子と前記−導電型
トランジスタ及び前記反対導電型トランジスタのいずれ
か一方のトランジスタのベース（又はゲート）間の接続
全開路状態にする手段を備えることからなっている。
以下本発明について図面を参照して詳＃［！１に説明す
る。
る。
第２図は本発明の一実施例を示す回路図である。
々お第１図に示した従来例と同一部分は同一番号を付し
である。
である。
この実施例が第１図に示した従来例と異なる点は、トラ
ンジスタ２のベースと外部制御端子３の間に開路状態に
する手段として、ツェナーダイオード７を挿入しである
ことである。
ンジスタ２のベースと外部制御端子３の間に開路状態に
する手段として、ツェナーダイオード７を挿入しである
ことである。
次に、この回路の動作を説明する。
ここで外部制御端子３がフローティング状態では、バイ
アス回路６によりトランジスタ１のベースｔｄエミッタ
の電位より高いレベルにバイアス濾れているためトラン
ジスタ１はオフしており、一方トランジスタ２もバイア
ス電圧がツェナーダイオード７のブレークダウン電圧よ
り低いためベース電流が供給されないためオフしている
。この状態では被制御回路４、又は５のいずれにも影響
を及ぼさない。
アス回路６によりトランジスタ１のベースｔｄエミッタ
の電位より高いレベルにバイアス濾れているためトラン
ジスタ１はオフしており、一方トランジスタ２もバイア
ス電圧がツェナーダイオード７のブレークダウン電圧よ
り低いためベース電流が供給されないためオフしている
。この状態では被制御回路４、又は５のいずれにも影響
を及ぼさない。
次に外部制御端子３を以下の（１）式を満足する電位Ｖ
、 Ｋ接続すると、 Ｖｌ ＞ＶＺ ” ＶＢＰＩＱ２ −”・・
・・（１）ただし トランジスタ２がオンし、被制御回路５より電流を引き
込むため被制御回路５は強制的にある状態に追い込まれ
る。この状態においてはトランジスタ１のベース電位が
エミッタ電位より高電位に接続されるためオフのままで
あり被制御回路４には影・５学を及ぼさない。
、 Ｋ接続すると、 Ｖｌ ＞ＶＺ ” ＶＢＰＩＱ２ −”・・
・・（１）ただし トランジスタ２がオンし、被制御回路５より電流を引き
込むため被制御回路５は強制的にある状態に追い込まれ
る。この状態においてはトランジスタ１のベース電位が
エミッタ電位より高電位に接続されるためオフのままで
あり被制御回路４には影・５学を及ぼさない。
次に外部制御端子３を接地電位０に接続するとトランジ
スタ１がオンし被制御回路４の電流音引き込むことによ
り被制御回路４は強制的にある状態に追い込まれる。こ
の状態においてはトランジスタ２はオフし被制御回路５
には影響を及ぼさない。
スタ１がオンし被制御回路４の電流音引き込むことによ
り被制御回路４は強制的にある状態に追い込まれる。こ
の状態においてはトランジスタ２はオフし被制御回路５
には影響を及ぼさない。
以上説明したように、この実施例の回路によると３状態
を敗り得ることになり、従来の２状態しか取り得ない回
路の欠点全除去することができる。
を敗り得ることになり、従来の２状態しか取り得ない回
路の欠点全除去することができる。
第３図は第２図に示した本発明の一実施例を適用した応
用１りυとして、入力端子２２．２３の入力レベルに応
じて出力するコンノ（レータ回路全示したものである。
用１りυとして、入力端子２２．２３の入力レベルに応
じて出力するコンノ（レータ回路全示したものである。
ベースを入力端子２２に、コレクタを農地電位０に接１
読したトランジスタ１４のエミッタにトランジスタ１３
（ベースとコレクタ全短絡してダイオードとしている）
が接続されて被制御回路４′を形成している。トランジ
スタ１３のエミッタは定電流源９ｖＣより電、流が供給
され、トランジスタ１８．１９，２０．２１より構成さ
れるコンパレータ回路のエミッタ共通接続されたトラン
ジスタ１８．１９のうちのトランジスタ１８のベースに
バイアスを与えている。同様にベースを入力端子２３に
、コレクタを接地電位に接続したトランジスタ１５のエ
ミッタにトランジスタ１６が１妾続されて被制御回路５
′全形成しており、トランジスタ１６のエミッタは定電
、流源１１により電流が供給され、コンパレータ回路の
前記エミッタが共通接続されたもう一方のトランジスタ
１９のベースにバイアスを与えている。
読したトランジスタ１４のエミッタにトランジスタ１３
（ベースとコレクタ全短絡してダイオードとしている）
が接続されて被制御回路４′を形成している。トランジ
スタ１３のエミッタは定電流源９ｖＣより電、流が供給
され、トランジスタ１８．１９，２０．２１より構成さ
れるコンパレータ回路のエミッタ共通接続されたトラン
ジスタ１８．１９のうちのトランジスタ１８のベースに
バイアスを与えている。同様にベースを入力端子２３に
、コレクタを接地電位に接続したトランジスタ１５のエ
ミッタにトランジスタ１６が１妾続されて被制御回路５
′全形成しており、トランジスタ１６のエミッタは定電
、流源１１により電流が供給され、コンパレータ回路の
前記エミッタが共通接続されたもう一方のトランジスタ
１９のベースにバイアスを与えている。
そして、制御用のトランジスタ１′のエミッタがトラン
ジスタ１３のエミッタに接続され、制御用のトランジス
タ２′のコレクタはトランジスタ１５のエミッタに接続
され、ツェナーダイオード７′が電流ストッパ用の抵抗
１７をイｒしてトランジスタ１′のベースに、更に外部
制御端子３′ニ接続されている。又外部制御端子３′は
スイッチ８ｗ１ により接地電位０と前記■１の電位
端子２５に切替えられ、トランジスタ１′のベースには
定゛電流回路１０と抵抗６″よりなるバイアス回路６′
の抵抗６“の一端が接続されている。
ジスタ１３のエミッタに接続され、制御用のトランジス
タ２′のコレクタはトランジスタ１５のエミッタに接続
され、ツェナーダイオード７′が電流ストッパ用の抵抗
１７をイｒしてトランジスタ１′のベースに、更に外部
制御端子３′ニ接続されている。又外部制御端子３′は
スイッチ８ｗ１ により接地電位０と前記■１の電位
端子２５に切替えられ、トランジスタ１′のベースには
定゛電流回路１０と抵抗６″よりなるバイアス回路６′
の抵抗６“の一端が接続されている。
以下にこの回路の動作について説明する。
外部制御端子３′がフローティング状態（ＳＷｌが端子
ｆ）では、トランジスタ１′のペース電位はエミッタ電
位より高くバイアスされトランジスタ１′はオフしてい
るため、被制御回路４に影響企及ぼさない。この状態で
は定眠流回路１０と抵抗６”［よυバイアスされる電位
がツェナーダイオード７のブレークダウン電圧より小さ
いためトランジスタ２′はオフしており、被制御回路５
に影響を及ぼさない。従ってこの状態では入力端子２２
゜２３から印加される入力電位により、コンノくレータ
回路の出力端子２４の出力が決定される。
ｆ）では、トランジスタ１′のペース電位はエミッタ電
位より高くバイアスされトランジスタ１′はオフしてい
るため、被制御回路４に影響企及ぼさない。この状態で
は定眠流回路１０と抵抗６”［よυバイアスされる電位
がツェナーダイオード７のブレークダウン電圧より小さ
いためトランジスタ２′はオフしており、被制御回路５
に影響を及ぼさない。従ってこの状態では入力端子２２
゜２３から印加される入力電位により、コンノくレータ
回路の出力端子２４の出力が決定される。
次に外部制御端子３′をＳ ＷｌによシＶｔ ’Ｆｔ位
端−ｊ−２５に接続すると、トランジスタ２′がオンし
被制御回路５′内のトランジスタ１５のエミッタ電流音
引き込み電位が下がる。この状態でトランジスタ１のベ
ースがエミッタ電位より高くバイアスされるためトラン
ジスタ１′はオフしている。
端−ｊ−２５に接続すると、トランジスタ２′がオンし
被制御回路５′内のトランジスタ１５のエミッタ電流音
引き込み電位が下がる。この状態でトランジスタ１のベ
ースがエミッタ電位より高くバイアスされるためトラン
ジスタ１′はオフしている。
これによシ、共通エミッタ接続されたトランジスタ１８
のベースに比してトランジスタ１９０ベース電位が１吸
いため出力端子２４は入力端子２２゜２３に印加される
″重圧レベルによらず強制的Ｇて５・イ”レベルになる
。
のベースに比してトランジスタ１９０ベース電位が１吸
いため出力端子２４は入力端子２２゜２３に印加される
″重圧レベルによらず強制的Ｇて５・イ”レベルになる
。
／χに外部制御端子３′を８ Ｗｌにより接地電位Ｏに
接続させると、トランジスタ１′がオンし、かつトラン
ジスタ２′はオフ状態であるため、共通エミッタ接続さ
れたトランジスタ１９のベースに比してトランジスタ１
８のベース電位が低いため出力端子２４は“ロウ″レベ
ルになる。
接続させると、トランジスタ１′がオンし、かつトラン
ジスタ２′はオフ状態であるため、共通エミッタ接続さ
れたトランジスタ１９のベースに比してトランジスタ１
８のベース電位が低いため出力端子２４は“ロウ″レベ
ルになる。
このように本発明のスイッチ回路を用いることにより、
従来とり得なかった入力端子２２．２３）に与えられた
入力に応じてのコンパレータ出力を得ることができる。
従来とり得なかった入力端子２２．２３）に与えられた
入力に応じてのコンパレータ出力を得ることができる。
第４図は第３図のバイポーラのトランジスタの代りに八
４ＵＳ ＦＥＴ を用いた回路を示す。第３図と同一
素子または類似部分（ここではバイポーラトランジスタ
に対しＭＯＳ ＦＥＴ がこれに係る）は同一参照記
号に′全村して示す。回路動作は前記の説明と同様に定
電流源１０′、バイアス抵抗６″′によりトランジスタ
１“のソースに対しゲート電位全しきい値以上にバイア
スし、かつ、トランジスタ２“のゲートの電位がしきい
値以下になるようレベルシフト素子７“とじてトランジ
スタ２７〜３０を直列に接続する。この状態では入力端
子２２．２３のレベルによシ出力端子２４の状態が決定
される。
４ＵＳ ＦＥＴ を用いた回路を示す。第３図と同一
素子または類似部分（ここではバイポーラトランジスタ
に対しＭＯＳ ＦＥＴ がこれに係る）は同一参照記
号に′全村して示す。回路動作は前記の説明と同様に定
電流源１０′、バイアス抵抗６″′によりトランジスタ
１“のソースに対しゲート電位全しきい値以上にバイア
スし、かつ、トランジスタ２“のゲートの電位がしきい
値以下になるようレベルシフト素子７“とじてトランジ
スタ２７〜３０を直列に接続する。この状態では入力端
子２２．２３のレベルによシ出力端子２４の状態が決定
される。
ここで外部端子３“をｓｗｌ’によ’） Ｖｔ ’電位
端子２５′に接続すると、トランジスタ２“のゲート電
位がしきい値よυ高くなジオンする。この時トランジス
タ１“のゲートはしきい値より小さい状態にあるためオ
フで出力端子２４′は強制的に°“ノゾ″レベルになる
。
端子２５′に接続すると、トランジスタ２“のゲート電
位がしきい値よυ高くなジオンする。この時トランジス
タ１“のゲートはしきい値より小さい状態にあるためオ
フで出力端子２４′は強制的に°“ノゾ″レベルになる
。
さらに外部制御端子３“をＳＷ１′により接地電位０に
接続すると、トランジスタ１”のゲートがしきい値より
大きくなりオンし、トランジスタ２“のゲートはしきい
値以下となるため出力端子２４は強制的に”ロウ″レベ
ルになる。
接続すると、トランジスタ１”のゲートがしきい値より
大きくなりオンし、トランジスタ２“のゲートはしきい
値以下となるため出力端子２４は強制的に”ロウ″レベ
ルになる。
以上説明したとおり本発明のスイッチ回路を用いると従
来２状態しか切替えられなかったものを３状態に切蒔え
が可能となりそれだけ応用回路の機能を拡大することが
できる。
来２状態しか切替えられなかったものを３状態に切蒔え
が可能となりそれだけ応用回路の機能を拡大することが
できる。
又以上の実施料において、外部制御端子と制御用トラン
ジスタのペース（又はゲート）間の４ν続を開路状態に
する手段としては、制御用トランジスタのベース（又は
ゲート）電位をそのトランジスタがオンしないようにツ
ェナーダイオード及び直列仮ｆ疏された複数個のＭＯＳ
トランジスタなどのレベルシフト素子を用いたけれども
、こｈ （４例えばアナログスイッチ’ｔＪ列に挿入す
るなど他の適切な手段によっても容易に実現できること
はいうまでもない。
ジスタのペース（又はゲート）間の４ν続を開路状態に
する手段としては、制御用トランジスタのベース（又は
ゲート）電位をそのトランジスタがオンしないようにツ
ェナーダイオード及び直列仮ｆ疏された複数個のＭＯＳ
トランジスタなどのレベルシフト素子を用いたけれども
、こｈ （４例えばアナログスイッチ’ｔＪ列に挿入す
るなど他の適切な手段によっても容易に実現できること
はいうまでもない。
以上詳細に説明したとおり、不発明のスイッチ回路は、
前述のような構成をとることにより、３状態の切替えが
可能であるという効果をイイし、応用回路の機能を拡大
できる。
前述のような構成をとることにより、３状態の切替えが
可能であるという効果をイイし、応用回路の機能を拡大
できる。
第１図は従来例の、第２図は本発明の一実施例の回路１
図、第３図及び第４図は本発明を用いた応用回路例であ
る。 １．１′・・・・・・ＰＮＰ型トランジスタ、２，２１
、・、、、、 Ｎ Ｐ Ｎ型トランジスタ、３．３’、
３“・・・・・・外部制御端子、４．４’、４“・・・
・・・第１の被制御回路、５、５’ 、 ５“・・・・
・・第２の被制御回路、６．６’、６“・・・・・バイ
アス回路、 ７． ７’・・・・・・ツェナーダイオー
ド、９〜１２．９’〜１２′・・・・・・定電流源、１
３〜１６．１８〜２１・・・・・・ＰＮＰ型）ランジス
タ、２２．２．２’、２３．２３’・・・・・・入力端
子、２４゜２４′・・・・・・出力端子、６“ ｓ ／
／／、 １７・・・・・・抵抗、ｆ、 １３’ 〜Ｉ
６’ 、 １８’ 、 １９’ ・・・・・・Ｐ ｆ
ヤ’７ ネ）’Ｊ’１Ｍ０Ｓトランジスタ、２“、２０
’、２１’、２７〜３０・・・・・ Ｎチャンネル型Ｍ
ＯＳトランジスタ、ＳＷｌ、 ８′％Ａｉ、 ／・・・
・・・スイッチ、０・・・・・・接地電位、２５．２５
’・・・ｖｌ、 Ｖｌ’電位端子、１００，１００’・
・・・・・電源端子。 草ｌ 目 第２ 図 第３ 図 牟、４ 凹
図、第３図及び第４図は本発明を用いた応用回路例であ
る。 １．１′・・・・・・ＰＮＰ型トランジスタ、２，２１
、・、、、、 Ｎ Ｐ Ｎ型トランジスタ、３．３’、
３“・・・・・・外部制御端子、４．４’、４“・・・
・・・第１の被制御回路、５、５’ 、 ５“・・・・
・・第２の被制御回路、６．６’、６“・・・・・バイ
アス回路、 ７． ７’・・・・・・ツェナーダイオー
ド、９〜１２．９’〜１２′・・・・・・定電流源、１
３〜１６．１８〜２１・・・・・・ＰＮＰ型）ランジス
タ、２２．２．２’、２３．２３’・・・・・・入力端
子、２４゜２４′・・・・・・出力端子、６“ ｓ ／
／／、 １７・・・・・・抵抗、ｆ、 １３’ 〜Ｉ
６’ 、 １８’ 、 １９’ ・・・・・・Ｐ ｆ
ヤ’７ ネ）’Ｊ’１Ｍ０Ｓトランジスタ、２“、２０
’、２１’、２７〜３０・・・・・ Ｎチャンネル型Ｍ
ＯＳトランジスタ、ＳＷｌ、 ８′％Ａｉ、 ／・・・
・・・スイッチ、０・・・・・・接地電位、２５．２５
’・・・ｖｌ、 Ｖｌ’電位端子、１００，１００’・
・・・・・電源端子。 草ｌ 目 第２ 図 第３ 図 牟、４ 凹
Claims (1)
- （１）−導電型トランジスタと反対導電型トランジスタ
のベース（又はゲート）は共通接続されて外部制御端子
に、前記−導電型トランジスタのエミッタ（又はソース
）及びコレクタ（又はドレイン）はそれぞれ第１の被制
御回路及び前記反対導電型トランジスタのエミッタ（又
はソース）とともに仮地電位に接続され、前記反対導電
型トランジスタのコレクタ（又はドレイン）は第２の被
制御回路に接続され、前記外部制御端子と前記接地電位
間にバイアス回路が挿入されてなるスイッチ回路におい
て、前記外部制御端子と前記−導電型トランジスタ及び
前記反対導徂傅トランジスタのいずれか一方のトランジ
スタのベース（又はゲー））Ｍの接続を開路状態にする
手段２備えることを特徴とするスイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16900782A JPS5958918A (ja) | 1982-09-28 | 1982-09-28 | スイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16900782A JPS5958918A (ja) | 1982-09-28 | 1982-09-28 | スイツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5958918A true JPS5958918A (ja) | 1984-04-04 |
| JPH0424890B2 JPH0424890B2 (ja) | 1992-04-28 |
Family
ID=15878606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16900782A Granted JPS5958918A (ja) | 1982-09-28 | 1982-09-28 | スイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5958918A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51107155U (ja) * | 1975-02-24 | 1976-08-27 | ||
| JPS5245843U (ja) * | 1976-05-19 | 1977-03-31 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5224608A (en) * | 1975-08-16 | 1977-02-24 | Daihatsu Motor Co Ltd | Single mixed gas type gasoline engine |
-
1982
- 1982-09-28 JP JP16900782A patent/JPS5958918A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51107155U (ja) * | 1975-02-24 | 1976-08-27 | ||
| JPS5245843U (ja) * | 1976-05-19 | 1977-03-31 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0424890B2 (ja) | 1992-04-28 |
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