JPS5957457A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5957457A JPS5957457A JP16790682A JP16790682A JPS5957457A JP S5957457 A JPS5957457 A JP S5957457A JP 16790682 A JP16790682 A JP 16790682A JP 16790682 A JP16790682 A JP 16790682A JP S5957457 A JPS5957457 A JP S5957457A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
（１）発明の技術分野
本発明は半導体装置の製ｉ１１カ法、ｉｌシ＜は？１′
導体装置に形成される多１ｉ・１配線を甲１１１化し、
かつ、層間絶縁膜のスルーホールをテーバを何＆Ｊて形
成する方法に関する。 （２）技術の背甲 半導体装置゛の集４１１度をｊ「１１めるために、半導
体、Ｉｉ＋８板土に形成される配線を多層化する技術が
開発されている。第１図の断面１ツ１を参照すると、１
り導体ノ、（扱１上に第１層のアルミニラＪ、（Ａ４）
配線２を１．０μｍの厚さに形成し、その十Ｇ、二削同
左糾１１史３ （例えば燐シリケートガラス＜ｒｓｔ：
＞ １１ｑ）を２．０１７ｍの１５２厚に形成し、そ
の」二に第２１Ｔり＾ｐ配線４を形成する。かかる多層
配線においてに１、第１層配線２と第２層配線４とのコ
ンタクトを取るために、Ｒ・１同左縁膜３にスルーボー
ル（ウイアボールともいう）を形成し、第２層配線４を
形成ＪるときこのスルーホールをＡ６で埋めると、第１
ハづ配線２と第２１７→配線４とは接続される、ずなわ
らコンタクＩ・が取られたことになる。 （３）従来技術と問題点 ｆＣ１１図をネジ照すると、層間絶縁膜３をｌｌ５Ｇで
形成するとき、第１ Ｊｉ・を配線２に段差があ存ノこ
めに、図ニ３ ａでホーＪ’如きオーバーハング（出っ
張り）が形成される。次に旧聞絶縁膜３上に例えばＡ６
のノｒ′〜゛Ｃによっ“（’、（Ｓ ２１Ｅ’を配線４
を形成するとき、前記したｌ−バーバングの部分ではへ
ｌ配線に段差（不連ζ］ε（Ｉｔ（分） ４ａが発４目
゛る。この段差４ａの発生は呪在の技術で４Ｊ： ｆ’
＋’＋″決し７えない。第２層配線４はかかる１党ノ・
ご４ ｎ Ｏ） ｉ！ｌじｉに４？いて１υｆ線される
、二とがあり、１′フｌ、’ｒ体ふ’ｊｉｉ・′１′の
イ１１わ′１性に好ましくない影響を与える。 −１−記した問題点を解決ずべく、レジスト１ｌｆｆを
眉同左＃′Ｊ： １１９Ｊの」ユに形成し、レジスト膜
と眉間絶縁１１１）とを二７ントロールエ・ソチングに
よりエツチングしてｊＩ’ｍな表面もった層間絶縁膜を
形成する技術が開発された。 第２図を参照すると（なお第２図１．（いし２第４図に
おいてｌｊ％に１ツ１示した（ｉ１％分と同しく（１４
分は同一・符号を（マｔ して示す）、半導体基板１」
二には第１屓配線２と旧聞絶縁膜３とが第１図の場合と
同様に形成され、次いでレジスＩ−ＩＩＷ ６をスピン
コード法（回転塗布法）で形成する。かかるスピン−Ｉ
−１−においてムＪ゛、レジス１−はオーバーハングｔ
＋ｑの−［・力部分を完全に埋め、しかも回転塗布をな
すのでレジスト膜６の表ｉａ１はし１口、
導体装置に形成される多１ｉ・１配線を甲１１１化し、
かつ、層間絶縁膜のスルーホールをテーバを何＆Ｊて形
成する方法に関する。 （２）技術の背甲 半導体装置゛の集４１１度をｊ「１１めるために、半導
体、Ｉｉ＋８板土に形成される配線を多層化する技術が
開発されている。第１図の断面１ツ１を参照すると、１
り導体ノ、（扱１上に第１層のアルミニラＪ、（Ａ４）
配線２を１．０μｍの厚さに形成し、その十Ｇ、二削同
左糾１１史３ （例えば燐シリケートガラス＜ｒｓｔ：
＞ １１ｑ）を２．０１７ｍの１５２厚に形成し、そ
の」二に第２１Ｔり＾ｐ配線４を形成する。かかる多層
配線においてに１、第１層配線２と第２層配線４とのコ
ンタクトを取るために、Ｒ・１同左縁膜３にスルーボー
ル（ウイアボールともいう）を形成し、第２層配線４を
形成ＪるときこのスルーホールをＡ６で埋めると、第１
ハづ配線２と第２１７→配線４とは接続される、ずなわ
らコンタクＩ・が取られたことになる。 （３）従来技術と問題点 ｆＣ１１図をネジ照すると、層間絶縁膜３をｌｌ５Ｇで
形成するとき、第１ Ｊｉ・を配線２に段差があ存ノこ
めに、図ニ３ ａでホーＪ’如きオーバーハング（出っ
張り）が形成される。次に旧聞絶縁膜３上に例えばＡ６
のノｒ′〜゛Ｃによっ“（’、（Ｓ ２１Ｅ’を配線４
を形成するとき、前記したｌ−バーバングの部分ではへ
ｌ配線に段差（不連ζ］ε（Ｉｔ（分） ４ａが発４目
゛る。この段差４ａの発生は呪在の技術で４Ｊ： ｆ’
＋’＋″決し７えない。第２層配線４はかかる１党ノ・
ご４ ｎ Ｏ） ｉ！ｌじｉに４？いて１υｆ線される
、二とがあり、１′フｌ、’ｒ体ふ’ｊｉｉ・′１′の
イ１１わ′１性に好ましくない影響を与える。 −１−記した問題点を解決ずべく、レジスト１ｌｆｆを
眉同左＃′Ｊ： １１９Ｊの」ユに形成し、レジスト膜
と眉間絶縁１１１）とを二７ントロールエ・ソチングに
よりエツチングしてｊＩ’ｍな表面もった層間絶縁膜を
形成する技術が開発された。 第２図を参照すると（なお第２図１．（いし２第４図に
おいてｌｊ％に１ツ１示した（ｉ１％分と同しく（１４
分は同一・符号を（マｔ して示す）、半導体基板１」
二には第１屓配線２と旧聞絶縁膜３とが第１図の場合と
同様に形成され、次いでレジスＩ−ＩＩＷ ６をスピン
コード法（回転塗布法）で形成する。かかるスピン−Ｉ
−１−においてムＪ゛、レジス１−はオーバーハングｔ
＋ｑの−［・力部分を完全に埋め、しかも回転塗布をな
すのでレジスト膜６の表ｉａ１はし１口、
【゛甲Ｊ１１
化される。 次いで、（ＣＩ’、１ １ ０２ ）ガスを用いイ）１
ライエツチングでレジス１〜映をエツチングする。この
とき、エツチングをなす処理室の真空度を適当に選ぶご
とにより、レジストとｐ Ｓ Ｇの工・７千ングレー１
−（エソーエ・ングｉ）話度）・を１司じＧ、ニー４−
る、二とがＩ”Ｊ （ｉｉ３である。その結果、レジス
ト膜６の表面からそのｊ）ｉ川な表面を保ちつつエツチ
ングがｉ＋ｊｓめ↑イＳ３図に示される如く、平坦な表
面７が得られる。この技術は旧聞絶縁膜の平坦化には有
り））であるものの、スルーポールの形成について別の
問題が発生し７た。 同じガスを用いるトライエツチングでスルーポール５を
形成しく第３図）、第２層配線４を形成するが、かかる
スフレ−ホールのエツチングに才９いてスルーポール５
は急峻に、すなわち垂直方向に形成されるため、第２旧
配線は、スルーホール５の部分で段部が付いた状態で凹
む（？ｒＳ４図）。 ごの現象は段リノれとり称されるが、第２層配線の表面
がスルーホールのｌｉｌじ）・で平坦でなく、前記した
第１層配線１２の１１ノ１線のおそれは除去されたこと
にならない。ｉノＬっで、スルーホール５がテーパして
一１力に開いた形状に形成され、第２層配線がスルーポ
ールの部分でも平坦化されて形成されうるカン去がりｊ
ｊ望され゛（いる。 （４）発明の１−１的 本発明は上記従来の問題点に鑑み、半導体基１〜１−の
第１層配線の」−に旧聞絶縁膜を隔て°ζ第２ｊｖり配
線を形成し、かつ、旧聞絶縁膜に形成したスルーポール
によっ”ζ第１指と第２層の配線の、；ｌンタクトを取
る半導体装置の！Ｍ造方法におい−（，１チク間絶縁股
の表面が平坦に形成され、かつ、第１層と第２層の配線
の二ｌンタクトをとるためのスルーポールがテーパして
」三方に開いた形状で形成され・うる方法をｌｊ供する
ことを目的とする。 （５）発明の構成 そしＣごの目的は本発明によれば、半導体基板に形成さ
れた第１ Ｔｉ’ｉ配線１−の旧聞絶縁膜の上に第２層
配線を、これら第１層と第２層の配線とが前記旧同左ｉ
Ｘ、１１ψに形成されたスルーポールを経て接続された
状態で形成する方法において、前記層間絶縁膜を燐シリ
ケートガラスで成員し、層間絶縁股上にレジストを塗布
しそれをパクーニングしＣｌｔＶ間絶間膜縁膜ルーポー
ルを形成するだめの開１１部を形成する工程、および燐
シリゲートガラスのエッチング速度がレジストのエッチ
ング４ｉ度と同じか人とソ、１′る■空度において第１
配紳ｊ（’ｔに達するスルーポールが形成されるまでエ
ッチングをなし、しかる後に？ｆＳ２Ｍ配線を形成する
上杵を含むことを特徴とする半導体装置の製造方法をＩ
ＪＬ供するごとによって達成される。 （６）発明の実施例 以下本発明実施例を図面によってｉＴ述する。 第５図に本発明の方法を実施する工程に、ｊ、′ｉＪる
半導体装置の要部が断面図で示される。先ず、そのｆａ
＋に示される如く、半導体Ｊ、（板−１にｌを１、Ｏｌ
’ｍの厚さに蒸着し、それをバターニンクして第１層配
線１２を形成する。 θ（いて、同図ｆｂ）に示される如く、ｌｌ５Ｇを２，
０７１ｍの厚さに化学気相成１．−法（ＣＶＩＩ法）に
より成１、Ｚしてｊτ旧１）１絶縁）１史１３を形成す
る。層間絶縁）１史１３に４；Ｉ にＩｆ来の場合と同
様にオーバーハング１３ａが形成される。 次いで、同図ｆｎｌに示される如く、全面にレジスト）
１東１４を１．０Ｉｊｍの膜厚に形成し、層間絶縁膜１
３にスルーボールを形成する目的で、レジスト膜１４に
開１１部１５を窓開きする。図示の例においてはポジ型
レジストを用いたが、ネガ型レジストを用いることも可
能である。レジスト膜１４は従来例の場合の如くスピン
コード法で塗布するので、オーバーハング１；輌の部分
は完全に埋められた状態でその表面はほぼ平面に形成さ
れる。 θくいで、同図（ｄｌに示される如く、（Ｃ１’、ｌ
＋０２）ガスを用いるトライコントロールエツチングを
行・う。このエツチングは、ｌｌ５Ｇのエツチングが、
レジストのエツチングと同じかやや早く進行する如きエ
ツチングである。 次いで、同図（ｃｌに；１＜される如く、第１層配線１
２に達するスルーボール１６が形成されたとこ、７）で
エツチングを止めると、レジスロ９１４は完全に除去さ
れ、Ｉ’ＳＧの層間絶縁１模１３の表面は・１何１１に
なり、スルーボール１６はテーパが伺いで１力に開いた
形状に形成され、そのとき１習間絶縁１１ツ】の膜厚は
１，０μｍであり、この）膜厚で十分な層間絶縁がｉ！
′７られるごとがｒｌＴＣ認された。ｌｌ５Ｇのエツチ
ング番、１開ｌ−１部１５のパターン幅に対応して垂直
方向に進行すると同時に、レジスト膜は垂直方向だりで
なく開Ｌ１部１５が横に拡がる方向にもエツチングされ
、それに対応しｌｌ５Ｇは上方の部分から僅か１゛つ１
ｍに拡がる方向にエツチングされ、レジＡ１・がなくな
った（糸にはＰ Ｓ Ｇの全面エツチングとなるために
スルーボールにテーパが形成される。 次いで同図（ｆｌに示される如く第２１ｆ’を配線１７
を従来技術と同様に形成する。この第２層配線１７は、
テーパしたスルーボール１６によって第１ＩＦｉｌｌ！
ｉ１．！線とコンタクトをとられるので＾ｌはスルーボ
ールをカバレージ性よく完全に埋め、かつスルーボール
の部分においても平坦に形成され、１ＪＬ来技術の諸Ｂ
＋ｊ 、）、′Ｊ目、しｌべて）す１°決された。 １−記したトラ・イコン１司コールエツチングは、第６
図に示されるレジストおよびＩ’ＳＧのエソチングレー
１・の真空度に対する依存性を利用する。第６図におい
て、横軸は真空度をＴｏｒ丁で、れ１１軸はエツチング
速度（Ｉ＋ｌ＋）を示し、実線で画いた曲線；１はＩＩ
Ｓ ｌ；のエツチング達識を、また点線で画いノこ曲
線すはレジスＩ・のエツチング速度を示す。本願発明Ｊ
ｆが実施した実験によると、真空度が高いところではレ
ジストのエソチングレ−１−が大であるが、両者のエツ
チングレートは０．４ Ｔｏｒｒで交叉し、次いで真空
度が低下すると、ＰＳＧのエツチングレートがレジスト
のエソチングレートよりも大である。 従っ゛（、本発明の方法においては、＜ＣＦａ 」−（
１２）ガスを用いる１′ライエツチングにおいて、エツ
チングを行う処理室の真空度を、０．４〜０．７ Ｔｏ
ｒｒの範囲内に設定し、当初２．０μｍのＩＩｒＡ厚で
あった１’ｓＧに対し、し・シストの膜厚を適宜設定す
る、すなわぢ、処理室の真空度と、ＰＳＧ膜およびレジ
ス１〜膜の１９厚をそれぞれ適宜選定した」二でエツチ
ングを行・）。」４記の実施例においては、レジス１の
膜厚を１．０．ｕｍに、また真空１．１（を（１，５７
＋＋ｒｒに設定して良好な結果が得られ〕こ。 なお」二記実施例において、第１ｊＦｔｉｌＩｉ！線の
パターン幅は特に指定しなかったが、本発明の方法は、
幅広いパターンから微細な’Ｉ’Ｍのパターンにわたっ
て実施可能であることが確認された。 （７）発明の効果 以−１−１ｉＦ細に説明したように、本発明の方法によ
るときは、多層配線の形成におい゛ＣＪＰｉ間絶縁胞同
左坦に形成され、第１層と第２層の配線のこ１ンタクト
ばテーパしたスルーホールによってとられるので、第２
層配線材料がカバレージよくスルーボールを埋めるだり
でなく、スルーボールの−１゜力の部分においても第２
１’？Ｎ配線の甲１１１性が（ツられ、断線のおそれの
ない多層配線が形成されるので、半導体装置の１１１ｉ
’！Ｉｓ積化および信頼性向」二に劾里人である。
化される。 次いで、（ＣＩ’、１ １ ０２ ）ガスを用いイ）１
ライエツチングでレジス１〜映をエツチングする。この
とき、エツチングをなす処理室の真空度を適当に選ぶご
とにより、レジストとｐ Ｓ Ｇの工・７千ングレー１
−（エソーエ・ングｉ）話度）・を１司じＧ、ニー４−
る、二とがＩ”Ｊ （ｉｉ３である。その結果、レジス
ト膜６の表面からそのｊ）ｉ川な表面を保ちつつエツチ
ングがｉ＋ｊｓめ↑イＳ３図に示される如く、平坦な表
面７が得られる。この技術は旧聞絶縁膜の平坦化には有
り））であるものの、スルーポールの形成について別の
問題が発生し７た。 同じガスを用いるトライエツチングでスルーポール５を
形成しく第３図）、第２層配線４を形成するが、かかる
スフレ−ホールのエツチングに才９いてスルーポール５
は急峻に、すなわち垂直方向に形成されるため、第２旧
配線は、スルーホール５の部分で段部が付いた状態で凹
む（？ｒＳ４図）。 ごの現象は段リノれとり称されるが、第２層配線の表面
がスルーホールのｌｉｌじ）・で平坦でなく、前記した
第１層配線１２の１１ノ１線のおそれは除去されたこと
にならない。ｉノＬっで、スルーホール５がテーパして
一１力に開いた形状に形成され、第２層配線がスルーポ
ールの部分でも平坦化されて形成されうるカン去がりｊ
ｊ望され゛（いる。 （４）発明の１−１的 本発明は上記従来の問題点に鑑み、半導体基１〜１−の
第１層配線の」−に旧聞絶縁膜を隔て°ζ第２ｊｖり配
線を形成し、かつ、旧聞絶縁膜に形成したスルーポール
によっ”ζ第１指と第２層の配線の、；ｌンタクトを取
る半導体装置の！Ｍ造方法におい−（，１チク間絶縁股
の表面が平坦に形成され、かつ、第１層と第２層の配線
の二ｌンタクトをとるためのスルーポールがテーパして
」三方に開いた形状で形成され・うる方法をｌｊ供する
ことを目的とする。 （５）発明の構成 そしＣごの目的は本発明によれば、半導体基板に形成さ
れた第１ Ｔｉ’ｉ配線１−の旧聞絶縁膜の上に第２層
配線を、これら第１層と第２層の配線とが前記旧同左ｉ
Ｘ、１１ψに形成されたスルーポールを経て接続された
状態で形成する方法において、前記層間絶縁膜を燐シリ
ケートガラスで成員し、層間絶縁股上にレジストを塗布
しそれをパクーニングしＣｌｔＶ間絶間膜縁膜ルーポー
ルを形成するだめの開１１部を形成する工程、および燐
シリゲートガラスのエッチング速度がレジストのエッチ
ング４ｉ度と同じか人とソ、１′る■空度において第１
配紳ｊ（’ｔに達するスルーポールが形成されるまでエ
ッチングをなし、しかる後に？ｆＳ２Ｍ配線を形成する
上杵を含むことを特徴とする半導体装置の製造方法をＩ
ＪＬ供するごとによって達成される。 （６）発明の実施例 以下本発明実施例を図面によってｉＴ述する。 第５図に本発明の方法を実施する工程に、ｊ、′ｉＪる
半導体装置の要部が断面図で示される。先ず、そのｆａ
＋に示される如く、半導体Ｊ、（板−１にｌを１、Ｏｌ
’ｍの厚さに蒸着し、それをバターニンクして第１層配
線１２を形成する。 θ（いて、同図ｆｂ）に示される如く、ｌｌ５Ｇを２，
０７１ｍの厚さに化学気相成１．−法（ＣＶＩＩ法）に
より成１、Ｚしてｊτ旧１）１絶縁）１史１３を形成す
る。層間絶縁）１史１３に４；Ｉ にＩｆ来の場合と同
様にオーバーハング１３ａが形成される。 次いで、同図ｆｎｌに示される如く、全面にレジスト）
１東１４を１．０Ｉｊｍの膜厚に形成し、層間絶縁膜１
３にスルーボールを形成する目的で、レジスト膜１４に
開１１部１５を窓開きする。図示の例においてはポジ型
レジストを用いたが、ネガ型レジストを用いることも可
能である。レジスト膜１４は従来例の場合の如くスピン
コード法で塗布するので、オーバーハング１；輌の部分
は完全に埋められた状態でその表面はほぼ平面に形成さ
れる。 θくいで、同図（ｄｌに示される如く、（Ｃ１’、ｌ
＋０２）ガスを用いるトライコントロールエツチングを
行・う。このエツチングは、ｌｌ５Ｇのエツチングが、
レジストのエツチングと同じかやや早く進行する如きエ
ツチングである。 次いで、同図（ｃｌに；１＜される如く、第１層配線１
２に達するスルーボール１６が形成されたとこ、７）で
エツチングを止めると、レジスロ９１４は完全に除去さ
れ、Ｉ’ＳＧの層間絶縁１模１３の表面は・１何１１に
なり、スルーボール１６はテーパが伺いで１力に開いた
形状に形成され、そのとき１習間絶縁１１ツ】の膜厚は
１，０μｍであり、この）膜厚で十分な層間絶縁がｉ！
′７られるごとがｒｌＴＣ認された。ｌｌ５Ｇのエツチ
ング番、１開ｌ−１部１５のパターン幅に対応して垂直
方向に進行すると同時に、レジスト膜は垂直方向だりで
なく開Ｌ１部１５が横に拡がる方向にもエツチングされ
、それに対応しｌｌ５Ｇは上方の部分から僅か１゛つ１
ｍに拡がる方向にエツチングされ、レジＡ１・がなくな
った（糸にはＰ Ｓ Ｇの全面エツチングとなるために
スルーボールにテーパが形成される。 次いで同図（ｆｌに示される如く第２１ｆ’を配線１７
を従来技術と同様に形成する。この第２層配線１７は、
テーパしたスルーボール１６によって第１ＩＦｉｌｌ！
ｉ１．！線とコンタクトをとられるので＾ｌはスルーボ
ールをカバレージ性よく完全に埋め、かつスルーボール
の部分においても平坦に形成され、１ＪＬ来技術の諸Ｂ
＋ｊ 、）、′Ｊ目、しｌべて）す１°決された。 １−記したトラ・イコン１司コールエツチングは、第６
図に示されるレジストおよびＩ’ＳＧのエソチングレー
１・の真空度に対する依存性を利用する。第６図におい
て、横軸は真空度をＴｏｒ丁で、れ１１軸はエツチング
速度（Ｉ＋ｌ＋）を示し、実線で画いた曲線；１はＩＩ
Ｓ ｌ；のエツチング達識を、また点線で画いノこ曲
線すはレジスＩ・のエツチング速度を示す。本願発明Ｊ
ｆが実施した実験によると、真空度が高いところではレ
ジストのエソチングレ−１−が大であるが、両者のエツ
チングレートは０．４ Ｔｏｒｒで交叉し、次いで真空
度が低下すると、ＰＳＧのエツチングレートがレジスト
のエソチングレートよりも大である。 従っ゛（、本発明の方法においては、＜ＣＦａ 」−（
１２）ガスを用いる１′ライエツチングにおいて、エツ
チングを行う処理室の真空度を、０．４〜０．７ Ｔｏ
ｒｒの範囲内に設定し、当初２．０μｍのＩＩｒＡ厚で
あった１’ｓＧに対し、し・シストの膜厚を適宜設定す
る、すなわぢ、処理室の真空度と、ＰＳＧ膜およびレジ
ス１〜膜の１９厚をそれぞれ適宜選定した」二でエツチ
ングを行・）。」４記の実施例においては、レジス１の
膜厚を１．０．ｕｍに、また真空１．１（を（１，５７
＋＋ｒｒに設定して良好な結果が得られ〕こ。 なお」二記実施例において、第１ｊＦｔｉｌＩｉ！線の
パターン幅は特に指定しなかったが、本発明の方法は、
幅広いパターンから微細な’Ｉ’Ｍのパターンにわたっ
て実施可能であることが確認された。 （７）発明の効果 以−１−１ｉＦ細に説明したように、本発明の方法によ
るときは、多層配線の形成におい゛ＣＪＰｉ間絶縁胞同
左坦に形成され、第１層と第２層の配線のこ１ンタクト
ばテーパしたスルーホールによってとられるので、第２
層配線材料がカバレージよくスルーボールを埋めるだり
でなく、スルーボールの−１゜力の部分においても第２
１’？Ｎ配線の甲１１１性が（ツられ、断線のおそれの
ない多層配線が形成されるので、半導体装置の１１１ｉ
’！Ｉｓ積化および信頼性向」二に劾里人である。
第１図から第４図まではｔｊＬ来技術に、ｌ−る各層配
線を形成する上枠における半導体装置要部の断面し１、
第５図（８１へ・（ｆ）は本発明の方法を実施Ｊる上稈
６、二おりる゛１−ターｆ（＋す置要部の１ｌＪｉ而図
、第〔１図はし・シストとｌ’ Ｓ ［＋のエツチング
レートと真空度との関係を示す線図で、ｂる。 １１−半専体基（）ソ、１２−第１ＪＦｉｌＰＩｄ線、
１３−刊習間１色縁ＩＩ史、１４−レジストＩＩＩＡ、
１５−開ｒＪ ｉ’イ１；、１６−スルーボール、１７
−第２朋１配船泉 第１図 第２図 第３図 第４図 ら 第５１゛１ ２ （ｂ） 第５図
線を形成する上枠における半導体装置要部の断面し１、
第５図（８１へ・（ｆ）は本発明の方法を実施Ｊる上稈
６、二おりる゛１−ターｆ（＋す置要部の１ｌＪｉ而図
、第〔１図はし・シストとｌ’ Ｓ ［＋のエツチング
レートと真空度との関係を示す線図で、ｂる。 １１−半専体基（）ソ、１２−第１ＪＦｉｌＰＩｄ線、
１３−刊習間１色縁ＩＩ史、１４−レジストＩＩＩＡ、
１５−開ｒＪ ｉ’イ１；、１６−スルーボール、１７
−第２朋１配船泉 第１図 第２図 第３図 第４図 ら 第５１゛１ ２ （ｂ） 第５図
Claims (1)
- ゛１１導体基板に形成された第１層配線上の層同左か３
欣の１に第２Ｉ督配線を、これら第１層と第２層の配わ
ｉ；とが前記層間絶縁膜に形成、されたスルーボールを
経て１褪続された状態で形成する方法におい゛（、前記
１ス・１同左縁膜を燐シリケートガラスで成＋、ｓ Ｌ
、、１イ・１間絶縁１１Ｑ上にレジストを塗布しそれを
パター二ンクし″（ｊヒ１同左縁股にスルーボールを形
成するための開１−１部を形成する工程、および鱗シリ
ゲートガラスのエツチング速度がレジストのエソ’ｆ−
ング速度と同じか人となる真空度において第１配線、
Ｉｆｉにｉｌするスルーボールが形成されるまでエツチ
ングをなし、しかる後に第２層配線を形成する−１−稈
を含むことを特徴とする半導体装置の製造力を人・
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16790682A JPS5957457A (ja) | 1982-09-27 | 1982-09-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16790682A JPS5957457A (ja) | 1982-09-27 | 1982-09-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5957457A true JPS5957457A (ja) | 1984-04-03 |
Family
ID=15858238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16790682A Pending JPS5957457A (ja) | 1982-09-27 | 1982-09-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5957457A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5087578A (en) * | 1986-09-26 | 1992-02-11 | Kabushiki Kaisha Toshiba | Semiconductor device having multi-layered wiring |
-
1982
- 1982-09-27 JP JP16790682A patent/JPS5957457A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5087578A (en) * | 1986-09-26 | 1992-02-11 | Kabushiki Kaisha Toshiba | Semiconductor device having multi-layered wiring |
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